ch3_VHDL设计初步.ppt

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1、第3章VHDL设计初步 在VHDL中 一个相对完整的VHDL程序称为设计实体 设计实体是VHDL程序的基本单元 它可以是一个复杂的系统 如cpu系统 也可以是一个芯片 逻辑器件或者一个最简单的门电路 一般来说 一个VHDL程序结构如下图 3 1VHDL程序入门 打开元件库打开库中的程序包 定义电路实体的外观 I O接口 描述电路内部的功能 决定哪个结构体被使用 如果只有结构体 可不用 3 1组合电路的VHDL设计描述 2选1多路选择器的VHDL设计 图3 12选1数据选择器mux21a实体 问 多路选择器的功能与逻辑表达式 其逻辑功能可表述为 若s 0 则y输出a的信号 若s 1 则y输出b的

2、信号 例3 1 这是一个完整的2选1多路选择器的VHDL程序 要注意 1 VHDL不分大小写 但为了使程序阅读清楚 对保留字采用大写 自己定义的标识符用小写 2 注释 增加程序可读性 如c中 3 文件的存盘 必须用实体名 1 库说明 打开IEEE库为了提高工作效率 把一些公有信息 如预先定义好的数据类型 或是各种预先设计好的设计实体 程序包 集中在一起 这样 使用者只要打开这个库就可以调用其中的东西 IEEE库是VHDL中最常用的库 它包含有IEEE标准的程序包和支持工业标准的程序包 只要是CPLDFPGA等芯片公司 他们都会提供标准的定义库 使用时 用Library打开 USE 打开IEEE

3、库中的STD LOGIC 1164 ALL中的程序包 使程序包中的内容可以被访问或调用 2 实体说明实体说明定义了硬件的输入输出端口 它是一个独立的语言模块 它描述了器件的接口信息 芯片俯视图是一个黑盒子 黑盒子上带有输入 出的端口说明 如用port定义a b s为输入in脚 y为输出out脚 std logic是预先定义的一种数据类型 1 表示高电平 0 表示低电平 规定了八种 标准逻辑位数据类型STD LOGIC BIT数据类型定义 TYPEBITIS 0 1 只有两种取值 STD LOGIC数据类型定义 TYPESTD LOGICIS U X 0 1 Z W L H 3 结构体说明结构体

4、说明具体指明了该设计实体的行为 描述了设计实体的功能 在电路上相当于器件内部的电路结构 表示信号赋值符号 用类似于C语言的表达方式描述了它的逻辑行为 对外而言 它是内部的 描述功能可以用几种方法实现 如行为描述法 按算法路径 数据流描述法 数据流程运动路径 方向结果 结构描述法 块方式 例3 2 例3 3 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYmux21aISPORT a b s INSTD LOGIC y OUTSTD LOGIC ENDENTITYmux21a ARCHITECTUREoneOFmux21aISBEGINPROCESS a

5、 b s BEGINIFs 0 THENy a ELSEy b ENDIF ENDPROCESS ENDARCHITECTUREone 图3 3mux21a功能时序波形 3 2基本时序电路的VHDL设计 一 D触发器的VHDL描述 图3 6D触发器 问 D触发器的功能与特性方程 例3 8 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYDFF1ISPORT CLK INSTD LOGIC D INSTD LOGIC Q OUTSTD LOGIC ENDDFF1 ARCHITECTUREbhvOFDFF1ISSIGNALQ1 STD LOGIC 类似于在

6、芯片内部定义一个数据的暂存节点BEGINPROCESS CLK Q1 BEGINIFCLK EVENTANDCLK 1 THENQ1 D ENDIF Q Q1 将内部的暂存数据向端口输出 双横线 是注释符号 ENDPROCESS ENDbhv 1 信号定义和数据对象 CLK EVENTANDCLK 1 SIGNALQ1 STD LOGIC 2 上升沿检测表式和信号属性函数EVENT EVENT 使用不同语句的D触发器VHDL程序 LIBRARYIEEE USEIEEE std logic 1164 all Entitytest1isport clk d inbit q outbit endte

7、st1 architecturebodyoftest1issignalq1 bit beginprocess clk beginifclk 1 ANDclk last value 0 thenq1 d endif q q1 endprocess endbody LIBRARYIEEE USEIEEE std logic 1164 all Entitytest1isport clk d inbit q outbit endtest1 architecturebodyoftest1isbeginprocess clk d beginifrising edge clk thenq d endif e

8、ndprocess endbody LIBRARYIEEE USEIEEE std logic 1164 all Entitytest1isport clk inbit d inbit q outbit endtest1 architecturebodyoftest1issignalq1 bit beginprocess clk d beginif clk 1 thenq1 d endif q q1 endprocess endbody LIBRARYIEEE USEIEEE std logic 1164 all Entitytest1isport clk inbit d inbit q ou

9、tbit endtest1 architecturebodyoftest1issignalq1 bit beginprocess clk beginif clk 1 thenq1 d endif q q1 endprocess endbody 例3 11 PROCESS CLK BEGINIFCLK 1 ANDCLK LAST VALUE 0 同例4 9THENQ D ENDIF ENDPROCESS 二 实现时序电路的VHDL不同表述 例3 14 PROCESSBEGINwaituntilCLK 1 利用wait语句Q D ENDPROCESS 例3 15 PROCESS CLK BEGIN

10、IFCLK 1 THENQ D 利用进程的启动特性产生对CLK的边沿检测ENDIF ENDPROCESS 图3 9例3 15的时序波形 例3 16 PROCESS CLK D BEGINIFCLK 1 电平触发型寄存器THENQ D ENDIF ENDPROCESS 图3 10例3 16的时序波形 3 3配置 CONFIGURATION 配置是VHDL设计实体中的一个基本单元 在综合或仿真中 可以利用配置语句为实体指定或配属一个结构体 如可以利用配置使仿真器为同一实体配置不同的结构体以使设计者比较不同结构体的仿真差别 或者为例化的各元件实体配置指定的结构体 从而形成一个例化元件层次构成的设计实

11、体 VHDL综合器允许将配置规定为一个设计实体中的最高层次单元 但只支持对最顶层的实体进行配置 通常情况下 配置主要用在VHDL的行为仿真中 LIBRARYIEEE USEIEEE std logic 1164 all Entitytest1isport clk d inbit q outbit endtest1 architecturebody1oftest1issignalq1 bit beginprocess clk beginifclk 1 ANDclk last value 0 thenq1 d endif q q1 endprocess endbody1 architectureb

12、ody2oftest1isbeginprocess clk d beginifrising edge clk thenq d endif endprocess endbody2 architecturebody3oftest1issignalq1 bit beginprocess clk beginif clk 1 thenq1 d endif q q1 endprocess endbody3 architecturebody4oftest1issignalq1 bit beginprocess clk d beginif clk 1 thenq1 d endif q q1 endproces

13、s endbody4 CONFIGURATIONoneOFtest1ISFORbody2ENDFOR ENDone CONFIGURATION配置名OF实体名ISFOR选配结构体名ENDFOR END配置名 3 4 1实体 ENTITY 3 4 2结构体 ARCHITECTURE 3 4 4库 LIBRARY 3 4 5程序包 PACKAGE 3 4 3进程 PROCESS 3 4VHDL程序结构 VHDL程序设计基本结构 库 LIBRARY 存放已经编译的包集合 实体 结构体和配置等 其好处在于使设计者可共享已经编译过的设计结果 程序包 PACKAGE 声明在实体中将用到的信号定义 常数定义

14、 数据类型 元件语句 函数定义和过程定义 在VHDL程序中 实体 ENTITY 和结构体 ARCHITECTURE 是必需的两个基本结构 它们可以构成最简单的VHDL程序 通常 在最简单的VHDL程序中 还应包括库 LIBRARY 和程序包 PACKAGE 一个完整的设计实体的最低要求应该能为VHDL综合器所接受 并能作为一个独立设计单元 即以元件的形式存在的VHDL程序 实体 ENTITY 对设计实体输入 输出的定义和说明 是可视部分 结构体 ARCHITECTURE 描述电路内部的结构和行为 建立输入和输出之间的关系 是不可视部分 在一个实体中 可以含有一个或一个以上的结构体 而在每一个结

15、构体中又可以含有一个或多个进程以及其他的语句 根据需要 实体还可以有配置说明语句 一个实体可以对应多个结构体 但在同一时间 只有一个结构体被使用 配置 CONFIGURATION 主要用于以层次化的方式对特定的设计实体进行元件例化 或是为实体选定某个特定的结构体 以决定哪一个结构体被使用 3 4 1实体 ENTITY 实体 ENTITY 是一个设计实体的表层设计单元 其功能是对这个设计实体与外部电路进行接口描述 它规定了设计单元的输入输出接口信号或引脚 是设计实体经封装后对外的一个通信界面 一 实体语句结构实体说明单元的常用语句结构如下 ENTITY实体名IS GENERIC 类属表 PORT

16、 端口表 ENDENTITY实体名 实体说明单元必须以语句 ENTITY实体名IS 开始 以语句 ENDENTITY实体名 结束 其中的实体名是设计者自己给设计实体的命名 可作为其他设计实体对该设计实体进行调用时用 中间在方括号内的语句描述 在特定的情况下并非是必需的 一个设计实体无论多大和多复杂 在实体中定义的实体名即为这个设计实体的名称 一般以所描述系统或电路的具体名称命名 在例化中 可以用此名对相应的设计实体进行调用 在层次化系统设计中 实体说明是整个模块或系统的输入输出 I O 接口 在一个器件级的设计中 实体说明是一个芯片的输入输出 I O 例 四位加法器实体说明程序ENTITYad

17、d4ISPORT a b INSTD LOGIC VECTOR 3downto0 Ci INSTD LOGIC Sum OUTSTD LOGIC VECTOR 3downto0 Co OUTSTD LOGIC ENDENTITYadd4 由实体说明画出四位加法器add4的电路图如下所示 二 类属 GENERIC 说明语句类属说明是实体说明中的可选项 必须放在端口说明之前 类属为所说明的环境提供了一种静态信息通道 类属的值可以由设计实体外部提供 这与常数不同 常数只能从设计实体的内部得到赋值 且不能再改变 因此 设计者可以从外面通过类属参量的重新设定而容易地改变一个设计实体或一个元件的内部电路结

18、构和规模 类属说明的一般书写格式如下 GENERIC 常数名 数据类型 设定值 常数名 数据类型 设定值 类属参量以关键词GENERIC引导一个类属参量表 在表中提供时间参数或总线宽度等静态信息 类属表说明用于确定设计实体和其外部环境通信的参数 传递静态的信息 其中的常数名是由设计者确定的类属常数名 数据类型通常取INTEGER或TIME等类型 设定值即为常数名所代表的数值 注意 VHDL综合器仅支持数据类型为整数的类属值 对于同一个实体 可以通过GENERIC参数类属的说明 为它创建多个行为不同的逻辑结构 比较常见的情况是选用类属来动态规定一个实体端口的大小 或设计实体的物理特性 或结构体中

19、的总线宽度 或设计实体中 底层中同种元件的例化数量等 一般在结构体中 类属的应用与常数是一样的 例9 1 与门的设计LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYandnISGENERIC n INTEGER 定义类属参量及其数据类型PORT a INSTD LOGIC VECTOR n 1DOWNTO0 用类属参量限制矢量长度c OUTSTD LOGIC ENDandn ARCHITECTUREbehavOFandnISBEGINPROCESS a VARIABLEint STD LOGIC BEGINint 1 FORiINa LENGTH 1D

20、OWNTO0LOOP 循环语句IFa i 0 THENint 0 ENDIF ENDLOOP c int ENDPROCESS ENDbehav 例9 2 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYexnISPORT d1 d2 d3 d4 d5 d6 d7 INSTD LOGIC q1 q2 OUTSTD LOGIC ENDexn ARCHITECTUREexn behavOFexnISCOMPONENTandn 调用例9 1的元件调用声明GENERIC n INTEGER PORT a INSTD LOGIC VECTOR n 1DOWNTO

21、0 C OUTSTD LOGIC ENDCOMPONENT BEGINu1 andnGENERICMAP n 2 参数传递映射语句 定义类属变量 n赋值为2PORTMAP a 0 d1 a 1 d2 c q1 u2 andnGENERICMAP n 5 定义类属变量 n赋值为5PORTMAP a 0 d3 a 1 d4 a 2 d5 a 3 d6 a 4 d7 c q2 ENDexn behav 例9 3 未定义位宽的加法器LIBRARYIEEE 待例化元件USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC arith ALL USEIEEE STD LO

22、GIC unsigned ALL ENTITYaddernISPORT a b INSTD LOGIC VECTOR result outSTD LOGIC VECTOR ENDaddern ARCHITECTUREbehaveOFaddernISBEGINresult a b END 例9 4 LIBRARYIEEE 顶层设计USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC arith ALL USEIEEE STD LOGIC unsigned ALL ENTITYaddersISGENERIC msb operand INTEGER 15 msb

23、sum INTEGER 15 PORT b INSTD LOGIC VECTOR msb operandDOWNTO0 result OUTSTD LOGIC VECTOR msb sumDOWNTO0 ENDadders ARCHITECTUREbehaveOFaddersISCOMPONENTaddernPORT a b INSTD LOGIC VECTOR result OUTSTD LOGIC VECTOR ENDCOMPONENT SIGNALa STD LOGIC VECTOR msb sum 2DOWNTO0 SIGNALtwoa STD LOGIC VECTOR msb ope

24、randDOWNTO0 BEGINtwoatwoa b b result result U2 addernPORTMAP a b msb operanddowntomsb operand 2 1 b b msb operand 2downto0 result a ENDbehave 图9 1例9 4的RTL电路图 三 端口 PORT 说明语句PORT说明语句是对一个设计实体界面的说明及对设计实体与外部电路的接口通道的说明 其中包括对每一接口的输入输出模式和数据类型的定义 其格式如下 端口说明的一般书写格式如下 PORT 端口名 端口模式数据类型 端口名 端口模式数据类型 PORT 端口名 端口

25、模式数据类型 端口名 端口模式数据类型 1 端口名 是设计者为实体的每一个对外通道 系统引脚 所取的名字 一般用几个英文字母组成 2 端口模式 端口方向 是指这些通道上的数据流动方式 即定义引脚是输入还是输出 图3 20端口模式符号图 IEEE1076标准包中定义了4种常用的端口模式 各端口模式的功能及符号分别见表3 1和图3 20 表3 1端口模式说明 端口模式及数据类型定义举例 PORT n0 n1 select INBIT q OUTBIT bus OUTBIT VECTOR 7DOWNTO0 本例中 n0 n1 select是输入引脚 属于BIT型 q是输出引脚 BIT型 bus是一组

26、8位二进制总线 属于BIT VECTOR 3 数据类型 是指端口上流动的数据的表达格式或取值类型 由于VHDL是一种强类型语言 它对语句中的所有操作数的数据类型都有严格的规定 只有相同数据类型的端口信号和操作数才能相互作用 一个实体通常有一个或多个端口 端口类似于原理图部件符号上的管脚 实体与外界交流的信息必须通过端口通道流入或流出 端口模式及IEEE库数据类型定义举例 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL ENTITYmmISPORT n0 n1 select INSTD LOGIC Q OUTSTD LOGIC Bus OUTSTD LOGIC VE

27、CTOR 7DOWNTO0 ENDmm 在此例中端口数据类型取自IEEE标准库 该库中有数据类型和函数的说明 其中STD LOGIC取值为 0 1 X 和 Z 因为使用了库 所以在实体说明前要增加库说明语句 3 4 2结构体 ARCHITECTURE 结构体 ARCHITECTURE 是设计实体的一个重要部分 结构体描述设计实体的内部结构和 或外部设计实体端口间的逻辑关系 结构体将具体实现一个实体 每一个实体都有一个或一个以上的结构体 每个结构体对应着实体不同结构和算法实现方案 其间的各个结构体的地位是同等的 它们完整地实现了实体的行为 但同一结构体不能为不同的实体所拥有 结构体不能单独存在

28、它必须有一个界面说明 即一个实体 对于具有多个结构体的实体 必须用CONFIGURATION配置语句指明用于综合的结构体和用于仿真的结构体 即在综合后的可映射于硬件电路的设计实体中 一个实体只对应一个结构体 在电路中 如果实体代表一个器件符号 则结构体描述了这个符号的内部行为 对数据类型 常数 信号 子程序和元件等元素的说明部分 描述实体逻辑行为的 以各种不同的描述风格表达的功能描述语句 以元件例化语句为特征的外部元件 设计实体 端口间的连接 结构体 结构体的一般语句格式 ARCHITECTURE结构体名OF实体名IS 结构体说明语句 内部信号 常数 数据类型 函数等的定义BEGIN 功能描述

29、语句 并行处理语句 END ARCHITECTURE 结构体名 书写格式上 实体名必须是所在设计实体的名字 而结构体名可以由设计者自己选择 但当一个实体具有多个结构体时 结构体的取名不可相重 结构体的说明语句部分必须放在关键词ARCHITECTURE和BEGIN之间 结构体必须以 ENDARCHITECTURE结构体名 作为结束句 结构体说明是指对结构体需要使用的信号 常数 数据类型和函数进行定义和说明 并行处理语句位于BEGIN和END之间 这些语句具体地描述了结构体的行为 并行处理语句是功能描述的核心部分 也是变化最丰富的部分 并行处理语句可以使用赋值语句 进程语句 元件例化语句 块语句以

30、及子程序等 需要注意的是 这些语句都是并行 同时 执行的 与排列顺序无关 例 ENTITYnaxISPORT a0 a1 INBIT Sel INBIT Sh OUTBIT ENDnax ARCHITECTUREdataflowOFnaxISBEGINsh a0ANDsel OR NOTselANDa1 ENDdataflow 结构体构造图 二 结构体说明语句结构体中的说明语句是对结构体的功能描述语句中将要用到的信号 SIGNAL 数据类型 TYPE 常数 CONSTANT 元件 COMPONENT 函数 FUNCTION 和过程 PROCEDURE 等加以说明的语句 但在一个结构体中说明和定

31、义的数据类型 常数 元件 函数和过程只能用于这个结构体中 若希望其能用于其他的实体或结构体中 则需要将其作为程序包来处理 三 功能描述语句结构体描述设计实体的具体行为 它包含两类语句 1 并行语句 并行语句总是在进程语句 PROCESS 的外部 该语句的执行与书写顺序无关 总是同时被执行 2 顺序语句 顺序语句总是在进程语句 PROCESS 的内部 从仿真的角度 该语句是顺序执行的 功能描述语句结构可以含有五种不同类型的以并行方式工作的语句结构 而在每一语句结构的内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句 5种语句结构分别为 BLOCK 块 语句 PROCESS 进程 语句 S

32、UBPROGRAM 子程序 调用语句 信号赋值语句及元件例化语句 块语句是由一系列并行执行语句构成的组合体 它的功能是将结构体中的并行语句组成一个或多个模块 进程语句定义顺序语句模块 用于将从外部获得的信号值 或内部的运算数据向其他的信号进行赋值 子程序调用语句用于调用一个已设计好的子程序 信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋值 元件例化语句对其他的设计实体作元件调用说明 并将此元件的端口与其他的元件 信号或高层次实体的界面端口进行连接 3 4 3进程 PROCESS 进程语句的一般格式为 进程名 PROCESS 敏感信号参数表 进程说明部分 BEGIN顺序描述语句

33、ENDPROCESS 进程名 进程说明部分 定义该进程所需的局部数据环境 可包括数据类型 常数 变量 属性 子程序等 注意 在进程说明部分中不允许定义信号和共享变量 顺序描述语句部分 由赋值语句 进程启动语句 子程序调用语句 顺序描述语句和进程跳出语句等顺序执行语句构成描述该进程的行为 敏感信号参数表 列出用于启动本进程可读入的信号名 当有进程启动语句WAIT时就没有敏感信号参数表 敏感信号表所标明的信号是用来启动进程的 敏感信号表中的信号无论哪一个发生变化 如由 0 变 1 或由 1 变 0 都将启动该PROCESS语句 一旦启动后 PROCESS中的语句将从上至下逐句执行一遍 当最后一个执

34、行完毕以后 即返回到开始的PROCESS语句 等待下一次启动 因此 只要PROCESS中指定的信号变化一次 该PROCESS语句就会执行一遍 PROCESS内部各语句之间是顺序关系 在系统仿真时 PROCESS语句是按书写顺序一条一条向下执行的 若结构体中有多个进程存在 各进程之间的关系是并行关系 进程之间的通信则一边通过接口由信号传递 一边并行地同步执行 例 用进程语句实现的二选一电路ENTITYmux1ISPORT d0 d1 sel INBIT q OUTBIT ENDmux1 ARCHITECTUREconnectOFmux1ISBEGINcale PROCESS d0 d1 sel

35、VARIABLEtmp1 tmp2 tmp3 BIT 在进程中定义的变量BEGINtmp1 d0ANDsel 输入端口向变量赋值tmp2 d1AND NOTsel tmp3 tmp1ORtmp2 q tmp3ENDPROCESScale ENDconnect 进程设计要点 见书P162 164 例利用PROCESS语句设计与非门电路 nandx PROCESS a b BEGINy aNANDbAFTER10ns ENDPROCESSnandx 3 4 4库 LIBRARY 库和程序包用来描述和保留元件 类型说明函数 子程序等 以便在其他设计中可以随时引用这些信息 提高设计效率 库是经编译后的

36、数据的集合 它存放包定义 实体定义 结构体定义和配置定义 在设计单元内的语句可以使用库中的结果 所以 库的好处就是设计者可以共享已经编译的设计结果 在VHDL中有很多库 但他们相互独立 VHDL语言的库分为两类 一类是设计库 如在具体设计项目中设定的目录所对应的WORK库 另一类是资源库 资源库是常规元件和标准模块存放的库 如IEEE库 设计库对当前项目是默认可视的 无需用LIBRARY和USE等语句以显式声明 一 库的种类VHDL程序设计中常用的库大致可归纳为5种 IEEE库 STD库 ASIC矢量库 VITAL库 WORK库和用户定义库 1 IEEE库 最常用的资源库 它包含有IEEE标准

37、的程序包和其它一些支持工业标准的程序包 IEEE库中的标准程序包 STD LOGIC 1164NUMERIC BITNUMERIC STD等程序包 其中的STD LOGIC 1164是最重要和最常用的程序包 大部分基于数字系统设计的程序包都是以此程序包中设定的标准为基础的 Synopsys公司的程序包 STD LOGIC ARITHSTD LOGIC SIGNEDSTD LOGIC UNSIGNED也都并入了IEEE库 一般基于大规模可编程逻辑器件的数字系统设计 IEEE库中的四个程序包 STD LOGIC 1164 STD LOGIC ARITH STD LOGIC SIGNEDSTD LO

38、GIC UNSIGNED已足够使用 但在使用VHDL设计实体的前面必须以显式表达出来 2 STD库 VHDL的标准库 定义了两个标准程序包 即STANDARD和TEXTIO程序包 文件输入 输出程序包 只要在VHDL应用环境中 即可随时调用这两个程序包中的所有内容 由于 STANDARD 程序包 其中定义了多种常用的数据类型 符合VHDL语言标准 在使用时不必以显式表达出来 即不需要下面的库使用语句 LIBRARYSTD USESTD STANDARD ALL 但在使用 TEXTIO 包集合中的数据时 应先说明库和包集合名 然后才可以使用该包集合中的数据 LIBRARYIEEE USESTD

39、TEXTIO ALL 该包集合在测试时使用 3 WORK库 WORK库是用户的VHDL设计的现行工作库 用于存放用户设计和定义的一些设计单元和程序包 设计者所描述的VHDL语句不需要任何说明 将都存放在WORK库中 WORK库对所有设计都是隐含可见的 因此在使用该库时无需进行任何说明 4 VITAL库 在VHDL语言中 为了进行门级仿真 各公司可提供面向ASIC的逻辑门库 在该库中存放着与逻辑门一一对应的实体 为了使用面向ASIC的库 对库进行说明是必要的 库中包含时序程序包VITAL TIMING和VITAL PRIMITIVES VITAL程序包已经成为IEEE标准 VITAL TIMIN

40、G包含与ASIC单元中时间行为有关的各种类型定义 常数 属性和过程 VITAL PRIMITIVES提供一系列子程序 描述数字电路建模中常见的各种电路模块行为 5 用户定义的库 用户定义库简称用户库 是由用户自己创建并定义的库 设计者可以把自己经常使用的非标准 一般是自己开发的 包集合 实体或通过交流获得的程序包设计实体等汇集在一起定义成一个库 作为对VHDL标准库的补充 用户定义库在使用时同样要首先进行说明 上述5类库中 STD库和WORK库是设计库 其它库均为资源库 设计库对当前是可见的 默认打开的 资源库是存放常规元件和标准模块的库 使用时需预先说明 二 库的使用在VHDL语言中 通过库

41、的说明语句实现库的调用 库说明语句总是放在实体单元前面 这样 在设计实体内的语句就可以使用库中的数据和文件 VHDL允许在一个设计实体中同时打开多个不同的库 但库之间必须是相互独立的 在实际使用中 库是以程序包集合的方式存在的 具体调用的是程序包中的内容 库语句一般必须与USE语句同时使用 库语句的格式为 LIBRARY库名 说明使用什么库USE包集合名 说明使用库中哪一个包集合及包集合中的项目 如过程名 函数名等 库语句关键词LIBRARY 指明所使用的库名 USE语句指明库中的程序包 一旦说明了库和程序包 整个设计实体都可进入访问或调用 但其作用范围仅限于所说明的设计实体 USE语句的使用

42、将使所说明的程序包对本设计实体部分或全部开放 USE语句有两种常用的格式 USE库名 程序包名 项目名 USE库名 程序包名 ALL 第一语句格式的作用是向本设计实体开放指定库中的特定程序包内所选定的项目 第二语句格式的作用是向本设计实体开放指定库中的特定程序包内所有的内容 例 LIBRARYIEEE USEIEEE STD LOGIC 1164 ALL USEIEEE STD LOGIC 1164 STD ULOGIC 例 LIBRARYIEEE 库使用说明USEIEEE STD LOGIC 1164 ALL ENTITYandIS ENDand ARCHITECTUREdataflowOF

43、andIS ENDdataflow CONFIGURATIONc1OFandIS ENDc1 库说明语句的作用范围从一个实体说明开始到它所属的结构体 配置为止 3 4 5程序包 PACKAGE 程序包也叫包集合 为了使已定义的常数 数据类型 元件调用说明以及子程序能被更多的VHDL设计实体方便地访问和共享 可以将它们收集在一个VHDL程序包中 多个程序包可以并入一个VHDL库中使之适用于更一般的访问和调用范围 定义程序包的一般语句结构如下 PACKAGE程序包名IS 程序包首程序包首说明部分END程序包名 PACKAGEBODY程序包名IS 程序包体程序包体说明部分以及包体END程序包名 包集

44、合是一种使其中的类型 元件 函数和其它说明对其它设计单元可见的设计单元 与之相反 结构体中的这些说明仅仅对其自身可见 包集合包括包头和包体两部分 包首用来声明包中的类型 元件 函数和子程序 而包体则用来存放说明中的函数和子程序 不含有子程序和函数的包集合不需要包体 例 描述三电平逻辑的包集合PACKAGElogicISTYPEthree level logicIS 0 1 Z 三电平逻辑CONSTANTunknown value three level logic 0 FUNCTIONinvert input three level logic RETURNthree level logic

45、ENDlogic PACKAGEBODYlogicISFUNCTIONinvert input three level logic RETURNthree level logicISBEGINCASEinputISWHEN 0 RETURN 1 WHEN 1 RETURN 0 WHEN Z RETURN Z ENDCASE ENDinvert ENDBODY 例9 17 七段显示译码器的包设计PACKAGEsevenISSUBTYPEsegmentsisBIT VECTOR 0TO6 TYPEbcdISRANGE0TO9 ENDseven USEWORK seven ALL WORK库默认是打

46、开的 ENTITYdecoderISPORT input bcd drive outsegments ENDdecoder ARCHITECTUREsimpleOFdecoderISBEGINWITHinputSELECTdrive B 1111110 WHEN0 B 0110000 WHEN1 B 1101101 WHEN2 B 1111001 WHEN3 B 0110011 WHEN4 B 1011011 WHEN5 B 1011111 WHEN6 B 1110000 WHEN7 B 1111111 WHEN8 B 1111011 WHEN9 B 0000000 WHENOTHERS EN

47、Dsimple 一个包集合说明至多可以带一个包体 包体和包头使用相同的名字 包体的内容是基本说明和子程序体说明 但要注意 若包集合中含有子程序说明时 必须将子程序放在对应的包体中 包体中的子程序及其相应的说明是专用的 不能被其它VHDL单元所引用 而包集合中的说明是公用的 它可以独立地编译并插入设计库中 包集合体是次级设计单元 只有在其对应的主设计单元编译并插入设计库之后 才可独立地编译并插入到设计库中 STD LOGIC 1164程序包STD LOGIC 1164程序包是IEEE库中最常用的程序包 是IEEE的标准程序包 其中包含了一些数据类型 子类型和函数的定义 这些定义将VHDL扩展为一

48、个能描述多值逻辑的硬件描述语言 其中 用得最多和最广的是定义了满足工业标准的两个数据类型STD LOGIC和STD LOGIC VECTOR 常用的预定义程序包有 STD LOGIC ARITH程序包STD LOGIC ARITH预先编译在IEEE库中 是Synopsys公司的程序包 它在STD LOGIC 1164程序包的基础上扩展了3个数据类型UNSIGNED SIGNED和SMALL INT 并为其定义了相关的算术运算符和转换函数 STD LOGIC UNSIGNED和STD LOGIC SIGNED程序包两个程序包都是Synopsys公司的程序包 都预先编译在IEEE库中 这些程序包重

49、载了可用于INTEGER型及STD LOGIC和STD LOGIC VECTOR型混合运算的运算符 并定义了一个由STD LOGIC VECTOR型到INTEGER型的转换函数 其中STD LOGIC SIGNED中定义的运算符是有符号数的运算符 STANDARD和TEXTIO程序包两个程序包都是STD库中的预编译程序包 STANDARD程序包中定义了许多基本的数据类型 子类型和函数 不需用USE语句另作声明 TEXTIO程序包定义了支持文本文件操作的许多类型和子程序 在使用本程序包之前 需加语句USESTD TEXTIO ALL 本章小结 一 VHDL设计入门通过多路选择器 锁存器等几个典型

50、的设计实例 了解VHDL程序的基本结构和设计特点 达到快速入门的目的 为后面的学习做准备 二 VHDL程序结构VHDL程序由实体 Entity 结构体 Architecture 库 Library 程序包 Package 和进程 Process 5个部分组成 实体 结构体和库共同构成VHDL程序的基本组成部分 程序包和配置则可根据需要选用 库语句是用来定义程序中要用到的元件库 程序包用来定义使用哪些自定义元件库 本章小结 实体的一般格式为 ENTITY实体名IS GENERIC 类属表 PORT 端口表 ENDENTITY实体名 结构体的一般格式如下 ARCHITECTURE结构体名OF实体名