VGA显示控制.doc
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1、基于FPGA 的VGA显示控制摘 要VGA(Video Graphics Array)即视频图形阵列,是IBM公司1987年推出的一种传输标准,具有分辨率高、显示速率快、颜色丰富等优点,在彩色显示器领域得到了广泛应用。本次课程设计是基于FPGA和主芯片为 EP4CE30F23C8N的ALTER公司的开发板Cyclone IV来实现的。数字图像信息在VGA接口显示器正确、完整地显示,涉及到时序的构建和数字图像信息的模拟化两方面,提出一种能够广泛应用的VGA显示接口方案,详细阐述了数字图像数据DA转化并输出到VGA接口显示器显示的方法,其中包括接口的硬件设计、视频DA转换器的使用方法、通过FPGA
2、构造VGA时序信号的方法等等。方案可以应用于各种仪器,数字视频系统、高分辨率的彩色图片图像处理、视频信号再现等。课设主要用到的芯片是ADV7123,它是一款高速、高精度数模转换芯片。拥有三路十位D/A转换器,能够将代表颜色的数据锁存到数据寄存器中,然后通过D/A转换器转换成模拟信号输出,得到我们要的色彩。VGA显示的硬件设计和原理1.1 FPGA主芯片课程设计所用开发板的主芯片是EP4CE30F23C8NCyclone IV,其由Altera公司开发,值得注意的是该开发板所支持的QUARTUS II的版本较高,并且11.0的版本较12.0的版本编译好的程序更好下载。图-11.2 ADV7123
3、实现VGA的控制显示主要用到的芯片就是ADV7123,ADV7123由完全独立的三个I0位高速D/A转换器组成,RGB(红绿蓝)视频数据分别从R9R0、G9G0、B9B0输入,在时钟CLOCK的上升沿锁存到数据寄存器中,然后经告诉D/A转换器转换成模拟信号。三个独立的视频D/A转换器都是电流型输出,可以接成差分输出,也可以接成单端输出。DE2-115上按单端输出,在模拟输出端用75欧姆电阻接地,以满足工业标准。低电平有效的BLANK信号为复合消隐信号,当BLANK为低电平时,模拟视频输出消隐电平,此时从R9R0,G9G0,B9B0输入的所有数据被忽略。BLANK和SYNC都是在CLOCK的上升
4、沿被锁存的。图-2是ADV7123的功能原理图:图-2图-3是它的引脚图:图-3引脚功能描述:G0-G9,B0-B9,R0-R9:像素数据输入端口,上升沿来临锁存数据;BLANK:复合空白信号控制输入;CLOCK:65MHz时钟输入端口;IOB,IOG,IOR:像素实时输出端口;SYNC:复合同步控制输入。 图-4是ADV7123 的时序图:图-4开发板与显示器的端口连接: 连接头如图-5所示,15个管脚里面5个是最重要的,他们包括三个基本红、绿、蓝三条基本色彩线和水平与垂直两条控制线,有这5条控制线,我们可以在屏幕上显示多种颜色,在开发板上,红、绿、蓝三条基本色彩每条都由10条输入线控制,课
5、设中用到其中8条,可以实现显示真彩色BMP图像图-5图-6是原理图:图-62.同步时序的实现2.1 VGA时序原理我们常把要显示的数据如图像处理结果存放到存储器里,如果要把显示存储器里的图像在VGA接口显示器显示,大多情况下,扫描时序是需要我们构造的。以1024768,59.94 Hz(60 Hz)为例。VGA工业标准规定,如图2,每场信号对应806个行周期,其中768行为图像显示行,每场有场同步信号,该脉冲宽度为6个行周期的负脉冲;每显示行包括1344点时钟,其中1024点为有效显示区,每行有一个行同步信号负脉冲,该脉冲宽度为136个点时钟。这样我们可以知道,行频为134459.94 Hz即
6、80559 Hz,需要的点时钟频率为:806134459.94 Hz约65 MHz。图7 、8行场同步信号时序图图-7图-8同步信号,如场同步、行同步、符合同步信号可以在FPGA里构建。选取65 MHz的晶振作为点时钟CLOCK输入,将CLOCK输入到模等于1344的像素脉冲计数器中,当像素脉冲计数在0到136脉冲间输出低电平,其它输出高电平,以此作为行同步信号Hsys;然后以vga_hs行节拍为单位进行计数,当计到0到6时输出低电平,其它输出高电平,当计了806个行同步信号时,计数器清0,以此作为场同步信号vga_vs。根据图-9,可以控制在屏幕上显示不同的图形,要注意行消隐和场消隐时间。图
7、-9其中行时序和场时序都要产生同步脉冲(sync a)、显示后沿(back porch b)、显示时序段(displayinterval c)和显示前沿4个部分,各部分所占的时间如上图所示。2.2软件实现(1)产生hs行同步脉冲,宽度136pix;if(hcnt10:8=3d0&(hcnt7=1b0|hcnt7:4=4d0) /- 0135 begin vga_hs = 1b0; end else begin vga_hs = 1b1; end(2)产生vs场同步脉冲, 宽度 6个vgahs宽度; if(vcnt9:3=7d0&vcnt2:1!=2b11) /- 05 begin vga_vs
8、 = 1b0; end else begin vga_vs MagaWizard Plug-In Manager-Create a new custom megafuction variation-ALTPLL-Verilog HDL另外还要设计一个50M分频来控制每幅画面显示的时间,代码如下:module div50M( clkin, clkout ); input clkin; output clkout; reg clkout;reg 25:0cnttemp;always (posedge clkin )begin if(cnttemp=49999999) begin cnttemp =
9、 1b0; end else begin if(cnttemp=25000000) begin clkout = 1b1; end else begin clkout = 1b0; end cnttemp = cnttemp+1b1; endend(2) 计数模块长度为3位,从000到111一共8种情况。连接50M分频,计数器左边接50M分频,每当上升沿来临时,计数器加1,通过输出值得不同展现不同画面。(3) 控制模块包括时序的控制以及同步、显示的时间的设计,同时为了得到不同的颜色,根据不同颜色相加可以配成第三种颜色,下图为配色方案,具体可以通过程序来实现,因为分别采用的是8位来表示三基色,每
10、一种三基色都有1到255种情况,因此可以配出多种颜色,图-10为配色方案:图-10设计好这四个模块,画出原理图-11:图-114.程序调试将画好的原理图分配好引脚,进行编译,以下是我在调试中遇到的问题,以及解决方法。(1) 刚开始会出现很多语法错误的问题,这需要认真检查源程序,比如有些地方一句话结束,没有加分号,还有的符号用的中文符号,也会出编译错误;有的地方如一个if必须对应一个else,一个begin对应一个end,这些基本的错误要认真检查。(2) 行同步与场同步的时间要严格控制,如果控制不当有可能会损坏显示器,这个要根据图-9,找到1024*76860的相应时序设计。(3) 关于计数参数
11、vga_en的case语句,一个要注意语法问题,另外就是通过case语句控制显示不同画面,如显示横条或是竖条怎么设计,要明白这个语句的作用是控制显示的位置。这里要注意的是通过hcnt和vcnt控制显示那些行和哪些列,只要该行不显示,则不管它对应的列是显示还是不显示,该行都不显示。(4) 关于行像素点计数参数hpixcnt的case语句,hpixcnt是一个位宽为10位的矢量,当取最高位为0时在行像素点0到512显示一种颜色,取1时在行像素点513到1024可以显示另一种颜色,当取高两位时有四种选择,高三位则有8中颜色选择。显示的部分图像如下:5.课设总结经过两周的课设,使我对FPGA有了更深刻
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