第10章 工艺集成..ppt

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1、第十章 工艺集成,本章主要内容,集成电路中的隔离 CMOS集成电路的工艺集成 双极集成电路的工艺集成,对于单个MOSFET,由源,漏,栅极组成，源、漏是由同种导电类型,与衬底导电类型相反，源漏之间的电流需要在栅下感应导电沟道后才能形成，只要维持源-衬底PN结和漏-衬底PN结的反偏,MOSFET能维持自隔离。 只要金属引线经过两个MOSFET之间的区域,将会形成寄生的场效应晶体管，MOS集成电路中的隔离就是防止场区的寄生场效应晶体管开启。,MOSFET的构成,集成电路中的隔离,栅1,栅2,MOS电路中的隔离,防止场区的寄生场效应晶体管开启的方法之一是提高寄生场效应管的阈值电压，使寄生场效应管的阈

2、值电压高于集成电路的工作电压。,增加场区SiO2的厚度； 增大氧化层下沟道的掺杂浓度，即形成沟道阻挡层。,一般来说,寄生场效应晶体管的阈值电压需要比集成电路的电源电压高3-4V,以使相互隔离的两个MOSFET间的泄漏电流小于1PA。,提供MOSFET阈值电压的方法,MOS电路中的隔离,实现厚场氧化层的方法,局部场氧化（LOCOS, LOCal Oxidation of Silicon）,局部场氧化的工艺流程,（1）首先在清洗后的硅片上热氧化制备20-60nm的SiO2层作为缓冲层，用于减缓硅衬底与随后淀积的氮化硅层之间的应力；,（2）在SiO2缓冲层上，利用CVD工艺淀积一层厚度为100-20

3、0nm的氮化硅层作为氧化阻挡层；,（3）淀积氮化硅层之后，光刻和刻蚀氮化硅层和二氧化硅缓冲层以形成隔离区，在保留光刻胶的情况下进行场氧化层下面沟道杂质浓度的注入，形成沟道阻挡层，以提高寄生场效应管的阈值电压。 （4）然后进行热氧化。氧化完成后，除去隔离区外的氮化硅和二氧化硅缓冲层。,LOCOS隔离工艺流程图,MOS电路中的隔离,然后进行沟道杂质浓度的注入,去除氮化硅,鸟嘴效应,形成原因,在局部场氧化过程中，氧化剂透过衬底SiO2的横向扩散效应,在氮化硅的边缘到其内部生成逐渐变薄的二氧化硅层,该部分的形状和鸟的嘴部相似，通常称为鸟嘴。,鸟嘴效应,带来的影响,无用的过渡区，降低了集成度，影响平坦度

4、,改进的方法,回刻LOCOS工艺；多晶硅缓冲层的LOCOS工艺；界面保护的局部氧化工艺；侧墙掩蔽的隔离工艺；自对准平面氧化工艺,界面保护的局部氧化,先在缓冲二氧化硅下淀积薄层Si3N4，保护了下面的硅界面，该氮化硅层抑制了氧化气氛的横向扩散,降低了鸟嘴的尺寸。,界面保护的局部氧化工艺，其英文为： Sealed-Interface Local Oxidation 简称SILO,定义,具体流程,侧墙掩蔽隔离,生长缓冲二氧化硅、氮化硅，刻蚀二氧化硅、氮化硅和硅。再淀积第二层缓冲二氧化硅、氮化硅，并CVD二氧化硅层，各向异性刻蚀后只留下侧墙二氧化硅保护部分，进行沟道注入和生长氧化层。,氮化硅,释放应力

5、的二氧化硅,CVD SiO2,Si3N4,释放应力的SiO2,去除CVDSiO2只留侧墙的,刻出侧墙后的图形,去除隔离区的氮化硅和二氧化硅，露出硅平面，然后除去侧墙CVD二氧化硅,去除光刻胶、氮化硅和缓冲二氧化硅,进行沟道阻挡层的注入和生长场二氧化硅层,隔离区,SiO2,SiO2,浅槽隔离（STI),除了LOCOS隔离工艺外，还有槽隔离方法，此法也可用在双极器件隔离和DRAM的沟槽电容。 浅槽隔离利用各向异性干法刻蚀工艺在隔离区刻蚀出深度较浅的（0.30.6um)沟槽,再用CVD方法进行氧化物的填充，随之用CMP 方法除去多余的氧化层，达到在硅片上选择性保留厚氧化层的目的。,Shallow t

6、rench isolation工艺,双极集成电路中的隔离,制作方法,一般P型衬底上形成n+埋层（做埋层是为了减小集电区电阻）和n型外延层，在外延层上淀积SiO2并进行光刻和刻蚀，去除光刻胶露出隔离区上的Si,进行P扩散，形成PN结。,工艺关键,为了提高PN结的击穿电压,降低收集区-衬底结的结电容,P型隔离区不能和n+埋层接触，必须考虑埋层和隔离区的最小间距。最小间距要考虑工艺的套刻误差,及埋层和扩散区的横向扩散距离。,优点,工艺简单,一、PN结隔离,双极集成电路中的隔离,存在问题,隔离区较宽,有效面积减少,集成度下降。P型隔离区推进较深，横向扩散显著，通常P型隔离区的宽度为n层深度的两倍。,隔

7、离扩散引入了大的收集区-衬底和收集区-基区电容，不利于集成电路速度的提高。,双极集成电路中的隔离,二、介质隔离,双极集成电路中的隔离,三、深槽隔离,步骤: 1、在器件之间刻出深度大于3um的沟槽 2、采用二氧化硅或多晶硅回填 3、CMP使之平坦化 优点: 1、减少器件面积和发射极-衬底间的寄生电容 2、增大双极晶体管收集极之间的击穿电压。 缺点:工艺复杂,成本高,CMOS集成电路工艺的发展,1963年CMOS晶体管,优点是反相器工作时几乎没有静电功耗； 1966年 掺杂多晶硅替代铝栅电极的MOSFET； 1969年离子注入,提高了沟道和源漏区域掺杂的控制能力； 1971年Intel采用5umA

8、l栅nMOS技术制成微处理器,一、20世纪70年代和80年代初， nMOS技术成为主流技术,CMOS集成电路工艺的发展,1979年出现硅化物栅技术； 1980年出现了带侧墙的漏端轻掺杂结构，降低热载流子效应； 1982年出现了自对准硅化物技术，降低源漏接触区的接触电阻；同时还出现了浅槽隔离； 1983年出现了氮化SiO2栅介质材料，改善可靠性； 1985年晕环技术、双掺杂多晶硅栅CMOS结构； 1987年IBM 0.1umMOSFET,标志超深亚微米MOS技术基本成熟。,二、20世纪80年代后期CMOS集成电路工艺成为主流,CMOS集成电路工艺的发展,1987年Intel在386CPU中引入1

9、.2um CMOS技术，至此CMOS 技术占据统治地位。 20世纪90年代 ：化学机械抛光、大马士革镶嵌工艺和铜互连技术。 CMOS集成电路的发展遵循摩尔定律：每18个月集成度增加1倍，其间特征尺寸缩小2 1/2倍，性能价格比增加1倍。 2002年已经发展到0.18m阶段，0.13m技术已经成熟。 一系列新型的非传统CMOS器件的研制成为热点。相继出现了部分耗尽、全耗尽和超薄体的SOI CMOS器件、双栅器件、FinFET等多种新型的器件结构。,三、CMOS集成电路工艺的发展趋势,定义：在硅衬底上形成的、掺杂类型与硅衬底相反的区域，使得在同一衬底上可以做N沟道和P沟道的MOSFET。 形成：离

10、子注入或扩散 类型：n阱、p阱、双阱 偏置：p型衬底接低电压；n型衬底接高电压，阱区也需接相应的偏置，使pn始终处于反向偏置。 特点：阱区内的器件沟道掺杂浓度高，体效应强，沟道迁移率下降，输出电导下降、结电容增加。 p阱工艺易实现两种场效应晶体关键的性能匹配，适用于制备静态逻辑电路 N阱工艺易于获得高性能的nMOS器件(做在低掺杂的衬底上），常用于微处理器、DRAM等的设计,CMOS工艺中的基本模块及对器件性能的影响,一、COMS IC中的阱,N阱、P阱和双阱示意图,在逻辑电路中，希望CMOS IC中的n沟和p沟器件具有数值上相同的阈值电压，同时为了获得最大的驱动能力，阈值电压应尽可能小。多晶

11、硅栅电极掺杂类型对于MOSFET的阈值电压控制及器件性能有重要的影响。,采用n+多晶硅作为栅电极,由于功函数的非对称性,nMOS的阈值电压易调整，但pMOS的阈值电压难以调整，会引起pMOS器件性能的退化。,采用p+多晶硅作为栅电极,由于功函数的非对称性,pMOS的阈值电压易调整，但nMOS的阈值电压难以调整，必须采用补偿的方法。,CMOS工艺中的基本模块及对器件性能的影响,二、COMS集成电路中的栅电极,理想的方法,采用双掺杂多晶硅栅工艺。,在同一芯片上分别使用n+和p+多晶硅栅电极，即nMOS采用n+多晶硅栅电极，pMOS采用p+多晶硅栅电极。这样可以使nMOS与pMOS在阈值电压、沟道长

12、度、沟道掺杂等多方面对称。但p+多晶硅中的B易扩散进入pMOS的沟道，影响器件的阈值电压和稳定性。杂质互扩散会引起杂质的补偿甚至反转，影响器件的性能。,CMOS工艺中的基本模块及 对器件性能的影响,离子注入，提高了杂质扩散浓度的可控性。,CMOS工艺中的基本模块及 对器件性能的影响,三、COMS集成电路中的源漏结构,轻掺杂源漏结构（LDD),降低漏区附近强电场引起的热电子效应，提供器件的可靠性。,源漏扩展结构，获得超浅扩展区形成浅结,抑制短沟效应，并提高器件间的隔离能力。,杂质分布截面为晕环和袋状结构，降低短沟效应,源漏扩展区的横扩,降低源漏串联电阻。,源漏结构的发展主要集中在加工工艺上，从最

13、初的杂质扩散，发展到以下各种改进：,自对准技术,CMOS工艺中的基本模块及 对器件性能的影响,四、自对准结构和接触,自对准技术是利用单一掩模版在硅片上形成多层自对准结构的技术。可以简化工艺，消除多块掩模版之间的对准容差。最常见的是多晶硅栅自对准进行漏源杂质注入，同时完成多晶硅栅的杂质注入。,接触,在集成电路工艺中，要求形成良好的欧姆接触，以减小串联电阻。目前通常采用硅化物形成良好的接触。硅化物通常是指硅与难熔金属形成的化合物。,双极集成电路的工艺集成,双极集成电路工艺的发展,双极晶体管是最早发明的具有放大功能的半导体器件，一直在高速、模拟电路和功率电路占主导地位。但因功耗大，其纵向尺寸无法跟随

14、横向尺寸成比例缩小而被CMOS工艺排挤。 先进工艺的开发以及对高速大电流增益的要求使得双极工艺再次被重视，目前双极工艺的发展是尽可能和CMOS工艺兼容。,基本工艺可分为两类,需要在器件之间制备电隔离区 器件之间自然隔离的双极集成电路工艺,标准埋层双极集成电路 工艺流程示意图,共需6块掩膜板,其它先进的双极集成电路工艺,一、深槽隔离,深槽隔离是在器件之间刻出深度大于3m的沟槽，随后采用二氧化硅或多晶硅回填，并采用CMP使之平坦化。 深槽隔离可减小器件面积和寄生电容，能显著提高双极集成电路的集成度和速度。但工艺复杂，成本高。,二、多晶硅发射极,在发射区上直接淀积一层多晶硅，并对多晶硅进行掺杂和退火

15、，使杂质扩散到单晶硅形成发射区，并把这层多晶硅留下作为发射区的接触。此结构改善电流增益和缩小器件的纵向尺寸，获得浅的发射极。,采用自对准技术，不存在套刻问题，采用双层多晶硅，有效减小器件内部电极接触间的距离。,三、自对准发射极和基区接触,双层多晶硅自对准发射极和基区接触工艺的过程,淀积多晶硅，并进行发射区的n型重掺杂，通过快速热退火，利用多晶硅外推形成发射区。从而实现自对准的发射区和基区。,多晶硅外推形成P+区,干法刻蚀SiO2形成侧墙，并进行基区硼注入,以CMOS工艺为基础的 BiCMOS工艺,将双极晶体管和COMS器件集成在同一衬底上，取长补短,集中了双极晶体管和COMS器件的优点，但Bi

16、CMOS工艺不是简单机械地将两种工艺加在一起。,双极型工艺,优点:高速、驱动力强,适合高精度模拟电路。 缺点:功耗和集成度方面难以满足系统集成。,CMOS工艺,优点:高集成度，功耗小； 缺点:速度低,驱动能力差。,BiCMOS工艺类型,以CMOS工艺为基础，利于保障CMOS器件。 以双极工艺为基础，利于保障双极器件，以此常见工艺。,CMOS集成电路一般采用(100)晶向的硅材料，（100）界面态密度最低；双极型IC一般采用（111）晶向，以减小外延层的缺陷。,作 业,1.MOS集成电路中的隔离主要是什么？ 2.在MOS集成电路中，提高寄生场效应晶体管阈值电压的方法有哪些？ 3.名词解释： LOCOS 鸟嘴 STI 4.双极型集成电路中的隔离方法有哪些？ 5.CMOS集成电路中的阱是指什么？,