组成原理电子教案_sun(存储系统).ppt

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1、第第4章章 存储系统存储系统 存储器存储器是存放（指令）是存放（指令）程序和数据的部件程序和数据的部件，是计算，是计算机系统的重要组成部分。机系统的重要组成部分。存储系统存储系统由各类存储设备及有关的软件所构成。由各类存储设备及有关的软件所构成。有了存储器，计算机就具有记忆能力，因而能有了存储器，计算机就具有记忆能力，因而能自动自动地进行操作地进行操作。4.1 存储器概述存储器概述 存储器的基本概念存储器的基本概念 存储介质存储介质：能表示二进制：能表示二进制1和和0的的物理部件物理部件；存储元存储元：存储：存储1位位二进制代码信息的器件；二进制代码信息的器件；存储单元存储单元：若干个存储元的

2、集合，它可以存放：若干个存储元的集合，它可以存放一一个字或一个字节个字或一个字节；存储体存储体：若干个存储单元的集合；：若干个存储单元的集合；地址地址：存储单元的编号；：存储单元的编号；4.1.1 存储器分类存储器分类1.按存储介质分类按存储介质分类 存储元件必须具有存储元件必须具有两个截然不同的物理状态两个截然不同的物理状态，才能被用来表示二进制代码才能被用来表示二进制代码“0和和1”。半导体存储器半导体存储器 磁性材料存储器磁性材料存储器 光介质存储器光介质存储器2.按存取方式分类按存取方式分类(1)顺序存取存储器（顺序存取存储器（SAM）信息顺序存放或读出，其存取时间信息顺序存放或读出，

3、其存取时间取决于信息存放取决于信息存放位置位置；以记录块为单位编址；以记录块为单位编址；磁带存储器磁带存储器就是一种顺序存储器，它存储容量大，就是一种顺序存储器，它存储容量大，但存取速度慢。但存取速度慢。(2)随机存取存储器（随机存取存储器（RAM）CPU或或I/O设备在任一时刻都可设备在任一时刻都可按地址访问其任一按地址访问其任一个存储单元个存储单元，且访问时间与地址无关，都是一个存，且访问时间与地址无关，都是一个存取周期。取周期。半导体存储器一般属于这类存储器。半导体存储器一般属于这类存储器。(3)直接存取存储器（直接存取存储器（DAM）存取方式介于存取方式介于RAM和和SAM之间，先之间

4、，先选取需要存取信选取需要存取信息所在的区域息所在的区域，然后用顺序方式存取；，然后用顺序方式存取；磁盘属于直接存取存储器，它的容量也比较大，速度磁盘属于直接存取存储器，它的容量也比较大，速度则介于则介于SAM和和RAM之中，之中，主要用作辅存主要用作辅存。(4)只读存储器（只读存储器（ROM）在正常读写操作下，这类存储器的内容只能读出在正常读写操作下，这类存储器的内容只能读出而不能写入。而不能写入。有的有的ROM位于主存中特定区域（如位于主存中特定区域（如IBM-PC机中机中ROM BIOS）其访问方式和）其访问方式和RAM一样按地址访问；一样按地址访问；也有的也有的ROM用作辅存，采用顺序

5、访问方式，例如用作辅存，采用顺序访问方式，例如CDROM。3.按存储器在计算机中的功能分类按存储器在计算机中的功能分类(1)高速缓冲存储器（高速缓冲存储器（Cache）由双极型半导体组成，构成计算机系统中的一个由双极型半导体组成，构成计算机系统中的一个高速小容量存储器高速小容量存储器。(2)主存储器主存储器 用来存放计算机用来存放计算机运行时的大量程序和数据运行时的大量程序和数据，主存，主存储器目前一般用储器目前一般用MOS半导体存储器构成。半导体存储器构成。其存取速度能其存取速度能接近接近CPU的工作速度的工作速度，用来临时存，用来临时存放指令和数据。放指令和数据。(3)辅助存储器（外存储器

6、）辅助存储器（外存储器）CPU能够直接访问的存储器称能够直接访问的存储器称内存储器内存储器，高速缓存，高速缓存和主存都是内存储器。和主存都是内存储器。外存储器容量大，可存放大量的程序和数据。外存储器容量大，可存放大量的程序和数据。外存储器的内容需要调入主存后才能被外存储器的内容需要调入主存后才能被CPU访问。访问。外存储器外存储器主要由磁表面存储器组成；光存储器渐主要由磁表面存储器组成；光存储器渐成为一种重要的辅助存储器。成为一种重要的辅助存储器。4.1.2 存储器的主要性能指标存储器的主要性能指标 1）容量）容量 存储器的存储器的容量容量指它能存放的二进制位数或字（字指它能存放的二进制位数或

7、字（字节）数；节）数；单位有单位有B（字节（字节Byte），），KB（千字节，（千字节，K为为210），），MB（兆字节，（兆字节，M为为220），），GB（千兆字节，（千兆字节，G为为 230）等。）等。2）速度速度 存储器的存储器的速度速度可用可用访问时间访问时间、存储周期存储周期或或频宽频宽来来描述描述；TW是将一个字写入存储器所需的时间。是将一个字写入存储器所需的时间。访问时间访问时间：用读出时间：用读出时间TA及写入时间及写入时间TW来描述；来描述；TA是从存储器接到读命令以后至信息被送到是从存储器接到读命令以后至信息被送到数据数据总线总线上所需的时间；上所需的时间；存取周期存取周期

8、（TM）是存储器进行一次完整的读写操）是存储器进行一次完整的读写操作所需要的全部时间；作所需要的全部时间；常用常用存储器进行连续读写操作的最短间隔时间；存储器进行连续读写操作的最短间隔时间；TM直接关系到计算机的运算速度；直接关系到计算机的运算速度；一般有一般有 TM TA、TMTW，单位用微秒或毫微秒。，单位用微秒或毫微秒。存储器的频宽存储器的频宽B：表示存储器被连续访问时，提供：表示存储器被连续访问时，提供的数据传送速率；的数据传送速率；常用每秒钟传送信息的位数（或字节数）来衡量。常用每秒钟传送信息的位数（或字节数）来衡量。存储器的价格：可用存储器的价格：可用总价格总价格C或或每位价格每位

9、价格c来表示，来表示，若存储器按位计算的容量为若存储器按位计算的容量为S；则则:c=C/S3）价格价格 4.1.3 存储器结构存储器结构1.存储系统的层次结构存储系统的层次结构 存储系统的层次存储系统的层次结构是把各种结构是把各种不同容量和不同存取不同容量和不同存取速度的存储器速度的存储器按一定的结构有机地组织在一起；按一定的结构有机地组织在一起；程序和数据按不同的层次存放在各级存储器中，使程序和数据按不同的层次存放在各级存储器中，使整整个存储系统具有较好综合性能指标个存储系统具有较好综合性能指标。由二类存储器构成由二类存储器构成的存储系统层次结的存储系统层次结构构高速缓存高速缓存（Cache

10、）主存主存寄寄存存器器组组CPU辅存辅存主机主机图图4.1 存储器系统的层次结构存储器系统的层次结构(1)“高速缓存高速缓存主存主存”层次层次 这个层次主要解决存储器的这个层次主要解决存储器的速度速度问题；问题；在在CPU与主存之间增设一级存储器，称与主存之间增设一级存储器，称高速缓冲高速缓冲存储器（存储器（Cache）；CPU访问内存时，将地址码同时送到访问内存时，将地址码同时送到Cache和主存，和主存，若在若在Cache中找到相应内容，称访问中找到相应内容，称访问“命中命中”，信息，信息就从就从Cache中读取；中读取；Cache速度可与速度可与CPU相匹配，但容量较小，只能存放相匹配，

11、但容量较小，只能存放一小段程序和数据；一小段程序和数据；否则否则CPU从主存中读取（称访问从主存中读取（称访问“不命中不命中”）；此）；此时一般要进行时一般要进行Cache和主存的信息交换。和主存的信息交换。把主存分为若干容量相同、能独立地由把主存分为若干容量相同、能独立地由CPU进行存进行存取的存储体。取的存储体。通过通过CPU与各存储体的与各存储体的并行交叉存取操作，提并行交叉存取操作，提高整个主存储器的频宽。高整个主存储器的频宽。CPU总线控制器M0M3M2M1图4.2 多体交叉存储系统 多体交叉存取多体交叉存取(2)“主存主存辅存辅存”层次层次 这个层次主要解决存储器的这个层次主要解决

12、存储器的容量容量问题。问题。“主存主存辅存辅存”层次是一个既层次是一个既具有主存的存取速度具有主存的存取速度又又具有辅存的大容量低成本具有辅存的大容量低成本特点的一个存储器总体特点的一个存储器总体。把正在被把正在被CPU使用的使用的“活动活动”的程序和数据放在主存的程序和数据放在主存中中，其余信息则存放在容量大、但速度较慢的辅存中。，其余信息则存放在容量大、但速度较慢的辅存中。虚拟存储技术虚拟存储技术面对程序员的是一个具有辅存的容量、面对程序员的是一个具有辅存的容量、主存的速度的存储器；解决了主存容量不足的问题。主存的速度的存储器；解决了主存容量不足的问题。4.1.4 主存储器的编址和与主存储

13、器的编址和与CPU的连接的连接 赋予存储单元惟一的编号，以二进制数表示；称为赋予存储单元惟一的编号，以二进制数表示；称为地址地址或地址码。或地址码。存储单元及其编址存储单元及其编址 目前计算机主存的编址大多目前计算机主存的编址大多按字节编址按字节编址。能访问的存储单元数目，称为能访问的存储单元数目，称为地址空间地址空间；由地址码；由地址码的位数决定。的位数决定。主存与主存与CPU的连接的连接（MFC）（RD、WR）主存主存存储体存储体有有2k个存储单元个存储单元每单元为每单元为n位位控制电路控制电路CPUMARMDR地址总线地址总线 k位位数据总线数据总线 n位位图图4.3 主存与主存与CPU

14、的连接的连接.2 半导体随机存储器半导体随机存储器 半导体半导体RAM 双极型双极型RAMMOS型型RAM静态静态RAM动态动态RAM4.2.1 静态存储器（静态存储器（SRAM）1.静态存储单元静态存储单元（1）保持状态保持状态 字选线低电位，字选线低电位，T3与与T4截截止，触发器与外界隔离。止，触发器与外界隔离。A高高 T2导通导通 B低低 T1截止截止 保持保持“1”1”态：态：图图4.4 六管六管MOS静态存储器的存储单元静态存储器的存储单元字选择线字选择线VDDVGGVSS位线位线1 位线位线2T1 T2T3 T4T5 T6 A B（2）读出）读出 字选线字选线加加高电位高电位，T

15、3与与T4开启；使电路读出开启；使电路读出A、B信息。信息。（3）写入）写入 字线上字线上加高电位加高电位，T3与与T4开启；若要写开启；若要写1，在在位线位线2上加上加低电位低电位。若要写若要写0，在，在位线位线1上上加加低电位低电位。图图4.4 六管六管MOS静态存储器的存储单元静态存储器的存储单元字选择线字选择线VDDVGGVSS位线位线1 位线位线2T1 T2T3 T4T5 T6 A B 2.静态静态MOS存储器存储器（1）静态）静态MOS存储器组成存储器组成 字选择线字选择线Y 译译 码码 器器读出读出VDDVGGT5 T6T3 T4写入写入电路电路T7 T8存储元存储元T1T6X译

16、译码码器器位线位线1 位线位线2T7 T8T7 T80 303A0A1A2 A3T1 T2VSS图图4.5 MOS静态存储器结构图静态存储器结构图存储元存储元T1T6存储元存储元T1T6DinWEDoutT7 T8（2）静态）静态MOS存储器芯片存储器芯片地址寄存器X译码器驱动器I/O电路Y译码器地址寄存器输出驱动控制电路输出输入读/写片选01638164X64存储矩阵0 163A6A7A11图4.8 静态MOS RAM芯片结构图.A0A1A5.图图4.6 存储体（存储矩阵）存储体（存储矩阵）存储体存储体是存储单元的集合。在容量较大的存储器中往是存储单元的集合。在容量较大的存储器中往往把往把各

17、个字的同一位各个字的同一位组织在一个集成片中；组织在一个集成片中；4096个存储元排成个存储元排成64*64的矩阵。由的矩阵。由X选择线（行选选择线（行选择线）和择线）和Y选择线（列选择线）来选择所需用的单元。选择线（列选择线）来选择所需用的单元。图图4.6中的芯片是中的芯片是4096*1位，由这样的位，由这样的8个芯片可组成个芯片可组成4096字节的存储器。字节的存储器。两种地址译码方式：两种地址译码方式：一种是一种是单译码方式单译码方式，适用于小容量存储器；，适用于小容量存储器；地址译码器地址译码器 地址译码器地址译码器把用二进制表示的地址转换为把用二进制表示的地址转换为译码输入线译码输入

18、线上的高电位上的高电位，以便驱动相应的读写电路。，以便驱动相应的读写电路。地址译码器只有一个，其输出叫字选线，地址译码器只有一个，其输出叫字选线，选择某个字选择某个字的所有位的所有位。地址输入线地址输入线n=5，经地址译码器译码后，产生，经地址译码器译码后，产生32个字个字选线，分别对应选线，分别对应32个地址。个地址。另一种是另一种是双译码方式双译码方式，适用于容量较大的存储器，适用于容量较大的存储器 地址译码器分为地址译码器分为X和和Y两个译码器。每一个译码器有两个译码器。每一个译码器有n/2个输入端，可以个输入端，可以译出译出2n/2个状态个状态，两译码器交叉译，两译码器交叉译码的结果，

19、可码的结果，可产生产生2n/22 n/2 个输出状态个输出状态；图图4.7是采用双译码结构的是采用双译码结构的40961的存储单元矩阵；的存储单元矩阵；对对4096个单元选址，需要个单元选址，需要12根地址线：根地址线：A0A11。.X地址译码0,01,063,00,11,163,10,631,6363,63Y地址译码I/O控制图4.9 双地址译码存储结构X0X1X63.y0y1.y63.图图4.7 驱动器驱动器 一条一条X方向的选择线要控制在其上的各个存储单元的方向的选择线要控制在其上的各个存储单元的字选线，负载较大，要在译码器输出后加驱动器。字选线，负载较大，要在译码器输出后加驱动器。I/

20、O控制控制 它处于数据总线和被选用的单元之间，用以控制被选它处于数据总线和被选用的单元之间，用以控制被选中的单元读出或写入。中的单元读出或写入。片选控制片选控制 芯片外的地址译码器产生片选控制信号，选中要访问芯片外的地址译码器产生片选控制信号，选中要访问的存储字所在的芯片。的存储字所在的芯片。读读/写控制写控制 根据根据CPU给出的信号是读命令还是写命令，控制被选给出的信号是读命令还是写命令，控制被选中存储单元的读写。中存储单元的读写。（4）静态存储芯片的读静态存储芯片的读/写周期写周期 tRCtAtCOtOTD地址地址数据出数据出tWCtWtAWtWRtDHtDW数据入数据入地址地址CSDo

21、utCSWEDin（a）读周期读周期（b）写周期写周期图图4.9 静态静态RAM芯片的读、写周期芯片的读、写周期4.2.2 动态存储器（动态存储器（DRAM）动态动态RAM利用利用MOS管的管的栅极电容栅极电容来保存信息，在来保存信息，在“信息保持信息保持”状态下，状态下，存储单元中没有电流流动存储单元中没有电流流动。读出读出:若原存若原存“1”，则则CS上电荷通过上电荷通过T管管向数据线泄放，形成向数据线泄放，形成读读“1”信号。信号。写入写入：要写：要写1，在数据，在数据线上加高电位，经线上加高电位，经T管对管对CS充电。充电。刷新刷新(Refresh)操作：操作：定时给栅容补充充定时给栅

22、容补充充电，这一过程称为电，这一过程称为“刷新刷新”。单管动态单管动态RAM电路电路数据线CsCdT图4.7 单管动态MOS RAM 单元电路字选择线图图4.152.MOS管动态存储器管动态存储器(1)动态动态RAM特点特点 容量较大容量较大，大多数产品都采用一位输入输出，如：大多数产品都采用一位输入输出，如：256K1、1M1、4M1等。等。它的它的行地址和列地址通过相同的管脚分先后两次行地址和列地址通过相同的管脚分先后两次输入输入，这样地址引脚数可减少一半。，这样地址引脚数可减少一半。当当RAS低电平时输入行地址，低电平时输入行地址，CAS低电平时输入低电平时输入列地址。列地址。图图4.1

23、6 16K1位动态存储器框图位动态存储器框图 芯片中芯片中一行的所有元素被选中并进行一行的所有元素被选中并进行“读出读出”操作操作。根据读出内容对各单元进行根据读出内容对各单元进行“重写重写”；完成补充充电。；完成补充充电。由于由于没有列地址没有列地址和和CAS信号信号，各单元的数据读写彼此，各单元的数据读写彼此隔离，并且不会送到读出电路。隔离，并且不会送到读出电路。对对256*256的存储体，的存储体，256次刷新操作可刷新整个存储次刷新操作可刷新整个存储体。也可分为体。也可分为4个个128*128并行连接，并行连接，只需只需128次刷新次刷新。只送只送RAS信号的一种信号的一种“刷新刷新”

24、方法方法(2)动态动态RAM的再生的再生(刷新刷新)(3)刷新方式刷新方式 刷新周期刷新周期：一次刷新的时间间隔一次刷新的时间间隔，一般为，一般为2ms；常用的刷新方式有四种：常用的刷新方式有四种：集中式刷新、分散式刷新、异步刷新。集中式刷新、分散式刷新、异步刷新。集中式刷新集中式刷新(图图4.17(a)整个刷新整个刷新间隔内，前一段时间用于正常的读间隔内，前一段时间用于正常的读/写操作。写操作。而在而在后一段时间逐行进行后一段时间逐行进行刷新刷新。若若将将128128存储器刷新一遍，读写周期为存储器刷新一遍，读写周期为0.5s，刷新间隔为刷新间隔为2ms；前前3872个周期个周期用来进行正常

25、的读用来进行正常的读/写写操作，操作，而而后后128个读写周期个读写周期用来进行刷新操作。用来进行刷新操作。该方式会出现该方式会出现读读/写操作写操作死区（死区（128个周期）。个周期）。分散式刷新分散式刷新(图图4.17(b)一个存储周期的时间分为一个存储周期的时间分为两段，前一段时间两段，前一段时间t tM M用于正用于正常的读常的读/写操作，写操作，后一段时间后一段时间tR用于刷新操作用于刷新操作。假定读假定读/写操作和刷新操作的时间都为写操作和刷新操作的时间都为0.5s，则一个，则一个存储周期为存储周期为1s。在。在2ms时间内进行时间内进行2000次刷新操作，次刷新操作，只能进行只能

26、进行2000次读次读/写操作。写操作。正常读写(3072次)刷新操作(128次)tM tR读/写 再生 读/写 再生 读/写 再生存储周期(a)集中式刷新(b)分散式刷新图4.16 两种刷新方式1 2 3.307230733999.图图4.173872387238734000 异步刷新异步刷新 上述两种方式结合起来构成异步刷新。上述两种方式结合起来构成异步刷新。以以128行为例，在行为例，在2ms时间内必须轮流对每一行刷新时间内必须轮流对每一行刷新一次一次(2000/128=15.625)，即每隔，即每隔15.5s刷新一行。刷新一行。前前15s可以进行可以进行CPU的读的读/写操作写操作，而最

27、后，而最后0.5s完成完成刷新操作刷新操作(30128+128=3968)。目前用得较多。目前用得较多。读写周期读写周期刷新周期刷新周期读写周期读写周期刷新周期刷新周期读写周期读写周期刷新周期刷新周期 1 2 128 写数据必须在写数据必须在CAS有效之前出现在有效之前出现在Din端；端；“刷新刷新”可以采用可以采用“读出读出”的方法进行。的方法进行。动态动态RAM芯片的读写和再生（刷新）时序芯片的读写和再生（刷新）时序 读周期时间tRCtRAS行地址 列地址tCAStRCHtDOHtRCS（a)读周期写周期时间tWC行地址 列地址（b)写周期RASCASWERASCASWEtWPtRWLtC

28、WLDoutDin数据有效tDHRASCAS行地址（c)只用RAS的刷新周期图4.15 DRAM 时序图图4.19.3 半导体只读存储器半导体只读存储器 根据只读存储器的工艺，可分为：根据只读存储器的工艺，可分为：ROM PROM EPROM EEPROM（E2PROM）4.3.1 掩膜只读存储器（掩膜只读存储器（MROM）掩膜掩膜ROM存储的信息由生产厂家在掩膜工存储的信息由生产厂家在掩膜工艺过程中艺过程中“写入写入”，用户不能修改。，用户不能修改。4.3.2 可编程可编程ROM（PROM）这类这类ROM允许用户用特定的编程器向允许用户用特定的编程器向ROM中写入中写入数据，写入后，不能修改

29、；数据，写入后，不能修改；有有P-N结破坏型和熔丝烧断型两种。结破坏型和熔丝烧断型两种。1.PN结破坏型结破坏型PROM(图图4.25)2.熔丝烧断型熔丝烧断型(图图4.26)W（字线）烧穿D1存1未烧穿存0D0图4.22 P-N结破坏型PROMW（字线）D1D0+E+E图4.23 熔丝烧断型PROM未烧断烧断存1存0图图4.25图图4.26加负压加负压4.3.3 可擦除和编程的可擦除和编程的ROM（EPROM）漏极上加正高压漏极上加正高压(2030V)，浮动栅上带有足够多的，浮动栅上带有足够多的正电荷，使正电荷，使FAMOS管处于导通状态；写入完毕后，管处于导通状态；写入完毕后，撤消撤消D极

30、上的高压，保持导通状态。极上的高压，保持导通状态。图图4.27 N沟道沟道FAMOS存储单元结构存储单元结构 图图4.28 FAMOS存储单元电路存储单元电路 4.3.4 电擦除电改写只读存储器（电擦除电改写只读存储器（EEPROM）电擦除电改写只读存储器又叫电擦除电改写只读存储器又叫EEPROM或或E2PROM（Electrically Erasable and Programmable Rom）。）。在读数据的方式上与在读数据的方式上与EPROM完全一样，优点是可以完全一样，优点是可以用电来擦除和重编程用电来擦除和重编程。E2PROM在每次在每次写入操作时执行一个自动擦除写入操作时执行一个

31、自动擦除，因此，因此比比RAM的写操作慢的多。的写操作慢的多。E2ROM存放的数据至少可存放的数据至少可维持维持10年。年。4.3.5 闪速存储器（闪速存储器（flash memory）闪速存储器（闪存）是在闪速存储器（闪存）是在EPROM和和E2ROM的制造的制造技术基础上发展起来的一种新型的电可擦除非易失技术基础上发展起来的一种新型的电可擦除非易失性存储器件。性存储器件。存储单元结构与存储单元结构与E2ROM的类似的类似，闪速存储单元的闪速存储单元的氧化层较薄，具有氧化层较薄，具有更好的电可擦除性能更好的电可擦除性能。新型闪速存储器则可擦除一块数据，因而更适于新型闪速存储器则可擦除一块数据

32、，因而更适于存存储文件储文件方面的应用。方面的应用。闪存闪存速度高、功耗低、体积小，可用于代替速度高、功耗低、体积小，可用于代替ROM、磁盘；进行磁盘；进行数据采集数据采集 。4.2.2 存储器的基本组织存储器的基本组织 由由mn1位存储器芯片组成位存储器芯片组成mn2位的存储器，需要位的存储器，需要（n2/n1）片的）片的mn1位存储器芯片。位存储器芯片。用用8片片 40961位的芯片构成位的芯片构成4K字节的存储器；如图字节的存储器；如图4.10所示。所示。存储器容量的扩展：存储器容量的扩展：位扩展、字扩展和字位扩展位扩展、字扩展和字位扩展 用若干片位数较少的存储器芯片，构成具有用若干片位

33、数较少的存储器芯片，构成具有给定字长给定字长的存储器的存储器，而存储器的，而存储器的字数与芯片上的字数相同字数与芯片上的字数相同。1.位扩展位扩展中央处理器(CPU)地址总线D0A0-A11D7数据总线图4.11 位扩展示意A15A14CPUA13-A0WED0-D72:4译码CE16KX8WECE16KX8WECE16KX8WECE16KX8WE图4.12 字扩展示意图图图4.10 位扩展构成的存储器位扩展构成的存储器中央中央处理器处理器（CPU）A0 A11CEWED7 D0WE A CE4K1DD7 D6 D0WE A CE4K1DWE A CE4K1D2.字扩展字扩展 字扩展字扩展是容

34、量的扩充（地址线增加），是容量的扩充（地址线增加），位数不变位数不变。用用4组组16K8的存储器构成的存储器构成 64K8的存储器的存储器(图图4.11)。由由m1n位存储器芯片组成位存储器芯片组成m2n位的存储器，需要位的存储器，需要（m2/m1）片的）片的m1n位存储器芯片。位存储器芯片。中央中央处理器处理器（CPU）D7 D0A0 A1316K8D7 D0WE CE2:4译码器译码器A15A14WE图图4.11 字扩展构成的存储器字扩展构成的存储器16K8D7 D0WE CE16K8D7 D0WE CE16K8D7 D0WE CE3.字位同时扩展字位同时扩展 由由m1n1位存储器芯片组成

35、位存储器芯片组成m2n2位的存储器，需位的存储器，需要要(m2/m1)(n2/n1)片的片的m1n1位存储器芯片。位存储器芯片。图图4.12 字位扩展构成的存储器字位扩展构成的存储器 1K4bitD7D4D7D4D7D4D7D4例例2.用用16K8位的位的SRAM芯片构成芯片构成64K16位的位的存储器，试画出该存储器的组成逻辑框图。存储器，试画出该存储器的组成逻辑框图。解：解：存储器容量为存储器容量为64K16位，其地址线为位，其地址线为16位位(A15A0)，数据线也为，数据线也为16位位(D15D0)；组成存储器时需要字位同时扩展，字扩展组成存储器时需要字位同时扩展，字扩展采用采用2:4

36、译码器译码器，共，共4个模块；位扩展采用两片并接。个模块；位扩展采用两片并接。地址线的连接地址线的连接，包括内部地址线和芯片选择线，包括内部地址线和芯片选择线的连接；的连接；数据线的连接数据线的连接，数据线对应相接；，数据线对应相接；控制线的连接控制线的连接，控制线主要有读，控制线主要有读/写控制线写控制线WE和存储器访问线和存储器访问线MREQ。4.静态静态RAM芯片与芯片与CPU连接连接读读/写控制信号：写控制信号：CPU的读的读/写控制信号不一定与存储芯片引脚定义写控制信号不一定与存储芯片引脚定义的控制信号相符，有时要增加某些附加线路来实的控制信号相符，有时要增加某些附加线路来实现正确的

37、控制。现正确的控制。连接时要考虑和解决的几个问题：连接时要考虑和解决的几个问题：CPU的负载能力：的负载能力：当存储芯片较多时，在当存储芯片较多时，在CPU与存储芯片之间，与存储芯片之间，要增加必要的要增加必要的缓冲和驱动电路缓冲和驱动电路。速度匹配问题：速度匹配问题：存储器与存储器与CPU的速度相比，还是有很大差距；的速度相比，还是有很大差距；多片存储芯片的选通：多片存储芯片的选通：增加外部增加外部译码电路译码电路，产生片选信号；，产生片选信号；4.5 高速缓冲存储器高速缓冲存储器 4.5.1 工作原理工作原理 设置设置Cache是为了解决是为了解决CPU和主存之间的和主存之间的速度匹配问速

38、度匹配问题题，理论依据是，理论依据是程序访存的局部性程序访存的局部性规律。规律。高档微机中为获得更高的效率，不仅设置了独立的高档微机中为获得更高的效率，不仅设置了独立的指指令令Cache和数据和数据Cache，还设置，还设置二级或三级二级或三级 Cache。高速缓存通常由高速缓存通常由双极型半导体存储器或双极型半导体存储器或SRAM组成组成。地址映象以及和主存数据交换机构全地址映象以及和主存数据交换机构全由硬件实现由硬件实现，并，并对程序员透明。对程序员透明。访问访问Cache的时间一般的时间一般为访问主存时间的为访问主存时间的1/41/10；Cache已在大、中、小及微型机上普通采用。已在大

39、、中、小及微型机上普通采用。主存和主存和Cache均是模块化的（均是模块化的（以页为单位以页为单位），并且两），并且两者之间交换数据以页为单位进行。者之间交换数据以页为单位进行。Cache的基本结构和工作原理的基本结构和工作原理图图4.32 Cache的结构原理的结构原理 地址映像变换机构地址映像变换机构 页页 号号 页内地址页内地址 Ta=PTc+（1P）Tm 4.5.2 映映像像函数（函数（Mapping）假定主存空间被分为假定主存空间被分为2m个页个页 （页号为（页号为0、1、2.2m-1）,每页大小为每页大小为2b个字。个字。Cache空间的分配以及数据交换都空间的分配以及数据交换都以

40、页为单位进行以页为单位进行。Cache存储空间分为存储空间分为2c页，每页也是页，每页也是2b个字个字 （当然（当然mc）。）。映映像像函数函数 为了便于根据为了便于根据CPU送来的地址信息到送来的地址信息到Cache中去读取中去读取数据，必须有某种函数数据，必须有某种函数把主存地址映象成把主存地址映象成Cache地址地址。实现这种映象的函数叫实现这种映象的函数叫映像函数映像函数。选取何种映选取何种映像像方法，取决于在给定地址映方法，取决于在给定地址映像像和变换的和变换的硬件条件下，能否达到硬件条件下，能否达到高速度高速度，以及能否使，以及能否使块冲突的块冲突的概率小概率小。常用的地址映象方式

41、常用的地址映象方式 有直接映像、全相联映像和组相联映像。有直接映像、全相联映像和组相联映像。块冲突块冲突：要调一个主存块：要调一个主存块(页页)到到Cache中，而该主存中，而该主存块要进入的块要进入的Cache块已被其它主存块块已被其它主存块(页页)占据。占据。1.直接映像直接映像 主存和主存和Cache页号的对应关系页号的对应关系 将将主存分为若干个块主存分为若干个块(页页)，每块与每块与Cache容量相等容量相等；每块相同页号的页每块相同页号的页映象到映象到Cache对应页号的页。对应页号的页。直接映像函数为直接映像函数为i=j mod 2c ，其中，其中i是是Cache页号，页号，j是

42、是主存页号，主存页号，2c为为Cache总页数。总页数。i=j mod 2c主存页号主存页号1个个Cache页面对映多个主存页面，页面对映多个主存页面，t为这些主存页面标记。为这些主存页面标记。页表页表2ct位Cache主存标记页面0标记页面1标记页面2C-1页面0页面1页面2C-1页面2C+1页面2C+1+1页面2m-1图 4.28 直接映象方式页面标记 页号 页内地址m位t位 c位b位比较标记标记标记命中失靶Cache读出主存主存读出数据总线主存地址图 4.29 直接映象方式下，主存和Cache的读出过程.页面2c页面2C+1-1页面2C+1.图图4.33 直接映像方式直接映像方式 图图4

43、.34 直接映像方式下，主存和直接映像方式下，主存和Cache读出过程读出过程 页号为页表序号，查表页号为页表序号，查表n直接映像的优点：实现简单直接映像的优点：实现简单n直接映像的缺点：不够灵活，块冲突概率大直接映像的缺点：不够灵活，块冲突概率大例例.设主存容量为设主存容量为1MB，高速缓存容量为，高速缓存容量为16KB，块块(页页)的大小为的大小为512字节。采用字节。采用直接地址映像法直接地址映像法。（1）写出主存地址格式。）写出主存地址格式。（3）画出直接方式地址映像及变换示意图。）画出直接方式地址映像及变换示意图。（2）写出）写出Cache地址格式。地址格式。（1）主存地址格式为：）

44、主存地址格式为：（2）Cache地址格式为：地址格式为：页面标记页面标记 页面地址页面地址 页内地址页内地址19 14 13 9 8 0 页面地址页面地址 页内地址页内地址13 9 8 0第第0页页第第1页页第第31页页第第32页页第第33页页第第63页页第第64页页第第65页页第第95页页第第2016页页第第2017页页第第2047页页第第0页页第第1页页第第2页页第第Y页页第第30页页第第31页页主存区号主存区号区内页号区内页号 页内地址页内地址（标记）（标记）（3）直接方式地址映像及变换示意图）直接方式地址映像及变换示意图2.全相联映像法全相联映像法 对应关系对应关系 主存中任一页可装入

45、主存中任一页可装入Cache内任一页内任一页的位置。的位置。采用存放于采用存放于相联存储器中的目录表相联存储器中的目录表来实现地址映来实现地址映象；以加快象；以加快“主存主存Cache”地址变换速度。地址变换速度。优点是优点是块冲突概率最低块冲突概率最低；但查表速度难以提高。；但查表速度难以提高。几乎没有单纯采用全相联映像法。几乎没有单纯采用全相联映像法。图图4.35 全相联映像方式全相联映像方式 图图4.36 全相联映像地址变换全相联映像地址变换(m位位)(c位位)3.组相联映像法组相联映像法 组相联映像法的映像规则组相联映像法的映像规则 将将Cache空间分成组，每组空间分成组，每组2s页

46、（称为页（称为2s路相联），路相联），Cache有有2q组。组。全全相联映像法和直接映像法结合相联映像法和直接映像法结合起来，就产生了组起来，就产生了组相联映像法。相联映像法。主存分成主存分成2m个区，每区共有个区，每区共有2q页。主存某区的页允许页。主存某区的页允许映射到固定组内的任意页。映射到固定组内的任意页。m位q位组区字页页图图4.37 组相联映像方式组相联映像方式 图图4.38 组相联映像的地址变换方法组相联映像的地址变换方法 需查表找出需查表找出 在组相联映象中，主存某区的在组相联映象中，主存某区的第第i页可以调入页可以调入Cache第第i组中的任意一页组中的任意一页；组相联映象在

47、各组相联映象在各组间用直接映象组间用直接映象，组内各页则是全相组内各页则是全相联映象联映象；S（Cache组的大小为组的大小为2s）的选取决定了页冲突的概率）的选取决定了页冲突的概率和地址映象的复杂性。和地址映象的复杂性。S字段越大，则字段越大，则Cache页冲突页冲突越低，而相联映象表也越大越低，而相联映象表也越大。例例.一个一个组相联映像组相联映像Cache由由64个存储块个存储块(页页)组成，组成，每组包含每组包含4个存储块。主存包含个存储块。主存包含4096个存储块，每个存储块，每块由块由128字组成。访存地址为字地址。字组成。访存地址为字地址。（1）写出主存地址位数和地址格式；）写出

48、主存地址位数和地址格式；（3）画出组相联映像方式示意图。）画出组相联映像方式示意图。（2）写出）写出Cache地址位数和地址格式；地址位数和地址格式；（1）Cache的组数的组数=64个存储页个存储页/每组每组4个存储页个存储页=16组组，Cache的容量的容量=64128字字=213字字 组组 号号 组内页号组内页号 页内地址页内地址12 9 8 7 6 0Cache地址格式为：地址格式为：（2）主存每区为）主存每区为16页页，主存容量，主存容量=4096128字字=219字字主存地址格式为：主存地址格式为：组组 号号 页内地址页内地址 10 7 6 0 区区 号号（标记）（标记）18 11

49、（3）组相联映像方式示意图）组相联映像方式示意图第第0页页第第1页页比比 较较第第31页页第第16页页第第15页页第第17页页第第4095页页第第4080页页第第4079页页页内地址页内地址组组 号号区号（区号（标记标记）标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记标记组组 Cache(s=2)标记标记011415页页0页页2页页4页页56页页60页页1页页5页页57页页61页页7页页3页页59页页6页页58页页62页页630区区1区区255区区4.5.3 替换算法替换算法 访存出现访存出现Cache页失靶，需将主存页按所

50、采用页失靶，需将主存页按所采用的映象规则装入的映象规则装入Cache。如果此时出现页冲突，就必须如果此时出现页冲突，就必须按某种策略将按某种策略将Cache页替换出来页替换出来。Cache页失靶处理页失靶处理 替换策略的选取替换策略的选取 从实现的难易和命中率的高低来考察。从实现的难易和命中率的高低来考察。1.先进先出法（先进先出法（FIFO）选择最早装入的选择最早装入的Cache页为被替换的页，采用这种算页为被替换的页，采用这种算法，有可能产生较大的页失效率。法，有可能产生较大的页失效率。2“近期最少使用近期最少使用”算法（算法（LRU）选择近期最少使用访问的选择近期最少使用访问的Cache