数字电子技术基础简明教程(组合逻辑电路-讲义).ppt

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1、概述概述第第 4 章组合逻辑电路章组合逻辑电路 组合逻辑电路中的竞争和冒险组合逻辑电路中的竞争和冒险加法器和数值比较器加法器和数值比较器数据选择器与数据分配器数据选择器与数据分配器编码器与译码器编码器与译码器组合逻辑电路的分析和设计方法组合逻辑电路的分析和设计方法本章小结本章小结用中规模集成电路实现组合逻辑函数用中规模集成电路实现组合逻辑函数主要要求：主要要求：掌握掌握组合逻辑电路和时序逻辑电路的概念组合逻辑电路和时序逻辑电路的概念。理解组合逻辑电路的特点与描述方法。理解组合逻辑电路的特点与描述方法。概述概述一、组合逻辑电路的概念一、组合逻辑电路的概念 指任何时刻的输出仅取决于该时指任何时刻的

2、输出仅取决于该时刻输入信号的组合，而与电路原刻输入信号的组合，而与电路原有的状态无关的电路。有的状态无关的电路。数字电路根据逻辑功能特点的不同分为数字电路根据逻辑功能特点的不同分为 组合逻辑电路组合逻辑电路 时序逻辑电路时序逻辑电路 指任何时刻的输出不仅取决于该指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电时刻输入信号的组合，而且与电路原有的状态有关的电路。路原有的状态有关的电路。二、组合逻辑电路的特点与描述方法二、组合逻辑电路的特点与描述方法 组合逻辑电路的逻辑功能特点：组合逻辑电路的逻辑功能特点：没有存储和记忆作用。没有存储和记忆作用。组合电路的组成特点：组合电路的组成特点：由门

3、电路构成，不含记忆单元，只存在从输入到输由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。出的通路，没有反馈回路。组合电路的描述方法主要有逻辑表达式、组合电路的描述方法主要有逻辑表达式、真值表、卡诺图、波形图、逻辑图等。真值表、卡诺图、波形图、逻辑图等。主要要求：主要要求：掌握组合逻辑电路掌握组合逻辑电路分析与设计的基本方法分析与设计的基本方法。掌握逻辑功能的掌握逻辑功能的逻辑表达式、真值表、卡诺逻辑表达式、真值表、卡诺图和逻辑图图和逻辑图表示法及其相互转换。表示法及其相互转换。4.1组合逻辑电路的组合逻辑电路的基本分析方法和设计方法基本分析方法和设计方法 一、组合逻辑电路的

4、基本分析方法一、组合逻辑电路的基本分析方法分析目的：分析目的：确定输入变量不同取值时功能是否满足要求；确定输入变量不同取值时功能是否满足要求；得到输出函数的标准与或表达式，以便用得到输出函数的标准与或表达式，以便用 MSI、LSI 实现；实现；得到其功能的逻辑描述，以便对包括该电路的整个系得到其功能的逻辑描述，以便对包括该电路的整个系 统进行分析。统进行分析。变换电路的结构形式变换电路的结构形式(如：如：与或与或 与非与非)；所谓组合逻辑电路的分析，就是根据给定的逻辑电路所谓组合逻辑电路的分析，就是根据给定的逻辑电路图，求出电路的逻辑功能。图，求出电路的逻辑功能。分析方法分析方法 根据给定的逻

5、辑图写根据给定的逻辑图写出输出函数的逻辑表达式。出输出函数的逻辑表达式。化简逻辑表达式，求化简逻辑表达式，求出输出函数的最简出输出函数的最简与或与或表表达式。达式。列出输出函数的真值列出输出函数的真值表。表。描述电路的逻辑功能。描述电路的逻辑功能。给定组合逻辑电路给定组合逻辑电路写输出逻辑表达式写输出逻辑表达式化简化简分析其功能分析其功能列出真值表列出真值表分析其功能分析其功能一、组合逻辑电路的基本分析方法一、组合逻辑电路的基本分析方法解解：、根据逻辑图写输出逻辑表达式、根据逻辑图写输出逻辑表达式例例1：组合逻辑电路如图，试分析其逻辑功能。组合逻辑电路如图，试分析其逻辑功能。Y31111ABC

6、YY1Y21BBACBABYYYYBYYYBAYCBAY 21321321,、化简逻辑表达式、化简逻辑表达式ABBABACBABBACBAY 电路的输出电路的输出Y只与输入只与输入A、B有关，而与输入有关，而与输入C无关。无关。Y和和A、B的逻辑关系为与非运算的关系。的逻辑关系为与非运算的关系。、电路的逻辑功能、电路的逻辑功能解解 ：、根据逻辑图写输出逻辑表达式并化简、根据逻辑图写输出逻辑表达式并化简例例2：组合逻辑电路如图，组合逻辑电路如图，试分析其逻辑功能。试分析其逻辑功能。、根据逻辑表达式列真值表、根据逻辑表达式列真值表、由真值表分析逻辑功能、由真值表分析逻辑功能当当AB相同时，输出为相

7、同时，输出为0 0当当AB相异时，输出为相异时，输出为1 1异或功能。异或功能。&YAB01100 00 11 01 1YA BBABABABABAABBABAABBABAABY)()(例例3 分析图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDY 解解 1.逐级写输出函数的逻辑表达式逐级写输出函数的逻辑表达式WXBABABAW CWCWCWX DXDXDXY&ABCDYWX2.化简化简BABABABABAW ABCCBACBACBACWCWX YXDXDABCDABCDABCDABCD ABCDABCDABCDA

8、BCD3.列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111000000004.功能说明：功能说明：当输入四位代码中当输入四位代码中 1 的个数为奇数时输出的个数为奇数时输出为为 1，为偶数时输出为，为偶数时输出为 0 检奇电路检奇电路。DCABCDBABCDA DCBADABCDCBADCBADCBAY二、组合逻辑电路的基本设计方法二、组合逻辑电路的基本设计

9、方法 设计思路：设计思路：基本步骤：基本步骤：分析给定逻辑要求，设计出能实现该功能分析给定逻辑要求，设计出能实现该功能的组合逻辑电路。的组合逻辑电路。分析设计要求并分析设计要求并列出真值表列出真值表求最简输出求最简输出逻辑式逻辑式画逻辑图。画逻辑图。首先分析给定问题，弄清楚输入变量和输出变量是首先分析给定问题，弄清楚输入变量和输出变量是哪些，并规定它们的符号与逻辑取值哪些，并规定它们的符号与逻辑取值(即规定它们何时即规定它们何时取值取值 0，何时取值，何时取值1)。然后分析输出变量和输入变量。然后分析输出变量和输入变量间的逻辑关系，列出真值表。间的逻辑关系，列出真值表。根据真值表用代数法或卡诺

10、图法求最简与或式，根据真值表用代数法或卡诺图法求最简与或式，然后根据题中对门电路类型的要求，将最简与或式变然后根据题中对门电路类型的要求，将最简与或式变换为与门类型对应的最简式。换为与门类型对应的最简式。(一一)组合逻辑电路设计举例组合逻辑电路设计举例 (1)分析设计要求，列出真值表分析设计要求，列出真值表设设 A、B、C 同意提案时取值同意提案时取值为为 1，不同意时取值为，不同意时取值为 0；Y 表示表示表决结果，提案通过则取值为表决结果，提案通过则取值为 1，否则取值为否则取值为 0。可得真值表如右。可得真值表如右。A、B、C三人表决电路三人表决电路多数人同意，则提案通过，但多数人同意，

11、则提案通过，但A具有否决权具有否决权(2)化简输出函数化简输出函数 例例 设计一个设计一个A、B、C三人表决电路。当表决某个提案时，三人表决电路。当表决某个提案时，多数人同意，则提案通过，但多数人同意，则提案通过，但A具有否决权。用与非门实现。具有否决权。用与非门实现。解：解：111011101001110010100000YCBA输出输出输输 入入0000000011111111110Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用与非门实现用与非门实现，并求最简与非式，并求最简与非式=AC+AB=ACAB(3)根据输出逻辑式画逻辑图根据输出逻辑式画逻辑图YA

12、BCY=ACAB 例例2 2：试设计一个三人多数表决电路，要求提案通过试设计一个三人多数表决电路，要求提案通过时输出为时输出为1 1，否则为，否则为0 0。解：解：分析：分析：“多数表决电路多数表决电路”是按照少数服从多数的是按照少数服从多数的原则对某项决议进行表决，确定是否通过。原则对某项决议进行表决，确定是否通过。令令 逻辑变量逻辑变量A、B、C 分别代表参加表决的分别代表参加表决的3 3个成员，并约定逻辑变量取值为个成员，并约定逻辑变量取值为0 0表示反对表示反对，取值为，取值为1 1表示赞成；表示赞成；逻辑函数逻辑函数Y表示表决结果。表示表决结果。Y取值为取值为0 0表示决议被表示决议

13、被否定，否定，Y取值为取值为1 1表示决议通过。表示决议通过。按照少数服从多数的原则可知，函数和变量的关系按照少数服从多数的原则可知，函数和变量的关系是：是：当当3 3个变量个变量A、B、C中有中有2 2个或个或2 2个以上取值为个以上取值为1 1时，时，函数函数Y的值为的值为1 1，其他情况下函数，其他情况下函数Y的值为的值为0 0。1 1、列真值表、列真值表2 2、由真值表可写出：、由真值表可写出：Y(A,B,C)=m(3,5,6,7)11100001BC00 01 11 10 01AY3 3、填卡诺图化简逻辑函数、填卡诺图化简逻辑函数000101110 0 00 0 10 1 00 1

14、11 0 01 0 11 1 01 1 1YA B C 4 4、输出函数式输出函数式Y=AB+BC+AC5 5、用与门、或门设计、用与门、或门设计电路电路6 6、用与非门设计电路、用与非门设计电路ACBCABY 思考：若只用二输入与非门设思考：若只用二输入与非门设计电路，如何画逻辑图？计电路，如何画逻辑图？提示：提示：的形式画逻辑图的形式画逻辑图。将函数式化为将函数式化为ACBCABY)(&11ABCY&ABCY&例例3 3：设计一个楼上、楼下开关的控制逻辑电路来控设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电制楼梯上的路灯，使之在上楼前，用楼下开关打开

15、电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。解：解：设定变量和状态赋值：设定变量和状态赋值：设楼上开关为设楼上开关为A，楼下开，楼下开关为关为B，灯泡为，灯泡为Y。并设。并设A、B闭合时为闭合时为1 1，断开时为，断开时为0 0；灯亮时灯亮时Y为为1 1，灯灭时，灯灭时Y为为0 0。列真值表：列真值表：根据逻辑要求列出真值表如下。根据逻辑要求列出真值表如下。逻辑表达式：逻辑表达式：由真值表由真值表得逻辑逻辑表达式得逻辑逻辑表达式BABAY已为最简与或

16、表达式A BY0 000 111 011 10画逻辑电路图：画逻辑电路图：ABY&ABY=1用与非门实现BABAYBAY用异或门实现BABAY 例例4 4：设计一个路灯控制电路，要求实现的功能是：设计一个路灯控制电路，要求实现的功能是：当总电源开关闭合时，安装在三个不同地方的三个开当总电源开关闭合时，安装在三个不同地方的三个开关都能独立地将灯打开或熄灭；当总电源开关断开时，关都能独立地将灯打开或熄灭；当总电源开关断开时，路灯不亮。路灯不亮。解：解：逻辑抽象逻辑抽象 输入、输出信号：输入信号是四个开关的状态，输入、输出信号：输入信号是四个开关的状态，输出信号是路灯的亮、灭。输出信号是路灯的亮、灭

17、。设定变量用设定变量用S表示总电源开关，用表示总电源开关，用A、B、C表示安表示安装在三个不同地方的分开关，用装在三个不同地方的分开关，用Y表示路灯。表示路灯。状态赋值：用状态赋值：用0表示开关断开和灯灭，用表示开关断开和灯灭，用1表示开表示开关闭合和灯亮。关闭合和灯亮。列真值表：由题意不难理解，一列真值表：由题意不难理解，一般地说，四个开关是不会在同一时刻般地说，四个开关是不会在同一时刻动作的，反映在真值表中任何时刻都动作的，反映在真值表中任何时刻都只会有一个变量改变取值，因此按循只会有一个变量改变取值，因此按循环码排列变量环码排列变量S、A、B、C的取值较好，的取值较好，如右表所示。如右表

18、所示。00000000101010100 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0YS A B C 进行化简进行化简 由下图所示由下图所示Y的卡诺图可得的卡诺图可得101001010000000 0BC10110001SA00 0111 10CBASCBASSABCCBSAY 画逻辑图画逻辑图 用异或门和与门实现。用异或门和与门实现。变换表达式变换表达式 逻辑图：如下图所示。逻辑图：如下图所示。)()()()()()

19、(CBASCBACBASCBCBABCCBASCBACBAABCCBASY11&BCASY主要要求：主要要求：理解加法器的逻辑功能及应用。理解加法器的逻辑功能及应用。了解数值比较器的作用。了解数值比较器的作用。4.2 加法器和数值比较器加法器和数值比较器 一、半加器和全加器一、半加器和全加器 1 1、半加器、半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数加数本位本位的和的和向高向高位的

20、位的进位进位2 2、全加器、全加器对两个1位二进制数进行相加，并考虑低位的进位（相当于3个1位二进制数相加），求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABACAi、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位

21、的进位。11iiiiiiiCBCABAC 用与门和或门实现用与门和或门实现1111iiiiiiiiiiiiiCBACBACBACBAS国标符号AiBiCi-1SiCiCI CO Si Ci 1 11 Ai Bi Ci-1 1 1&用与或非门实现用与或非门实现 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBA

22、SS11iiiiiiiiCBCABACCCiSi&1&1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC二二.加法器加法器 实现多位加法运算的电路实现多位加法运算的电路其低位进位输出端依次连至相邻高位的其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串完成后才能进行，这种进位方式称为串行进位。运算速度较慢。行进位。运算速度较慢。其进位数直接由加数、被加数其进位数直接由加数、被加

23、数和最低位进位数形成。各位运算并和最低位进位数形成。各位运算并行进行。运算速度快。行进行。运算速度快。串行进位加法器串行进位加法器超前进位加法器超前进位加法器1.4位串行进位加法器位串行进位加法器：把：把4 4个全加器串联起来，低位全加器的进位输出连接个全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。由于每一位相加结果，必须等到低一位的进位产生以后才能建由于每一位相加结果，必须等到低一位的进位产生以后才能建立，因此这种结构也叫做立，因此这种结构也叫做逐位进位加法器逐位进位加法器。结构简单结构简单；运算速度慢运算速度慢。C3 S3 C2 S2

24、C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI第第0片片第第1片片第第2片片第第3片片2、超前进位加法器（并行进位加法器）超前进位加法器（并行进位加法器）100000100100000)(CBABACBCABAC4位加法器中，第位加法器中，第1 1位全加器的位全加器的输入进位信号输入进位信号的表达式为的表达式为第第2 2位全加器的位全加器的输入进位信号输入进位信号的表达式为的表达式为)()()(1000001111011111CBABABABACBABAC第第3 3位全加器的位全加器的输入进位信号输入进位信号的表达式为的表达式为 )

25、()()()(10000011112222122222CBABABABABABACBABAC 而而4 4位加法器位加法器输出进位信号输出进位信号的表达式，即第的表达式，即第3 3位加法运算时产生位加法运算时产生的要送给更高位的进位信号的表达式为的要送给更高位的进位信号的表达式为)()()()()(100000111122223333233333CBABABABABABABABACBABAC显而易见，只要显而易见，只要A A3 3、A A2 2、A A1 1、A A0 0、B B3 3、B B2 2、B B1 1、B B0 0和和C C0-10-1给出之后，给出之后，便可按上述表达式直接确定便可

26、按上述表达式直接确定C C3 3、C C2 2、C C1 1、C C0 0。因此如果用门电路实。因此如果用门电路实现上述逻辑关系，并将结果送到相应全加器的进位输入端，就会现上述逻辑关系，并将结果送到相应全加器的进位输入端，就会极大地提高加法运算速度，因为高位的全加运算再也不需等待了。极大地提高加法运算速度，因为高位的全加运算再也不需等待了。4 4位超前进位加法器就是由位超前进位加法器就是由四个全加器四个全加器和和相应的进位逻辑电路相应的进位逻辑电路组成组成的。的。图图(a)(a)是是4 4位超前进位加法器的逻辑电路结构示意图。图位超前进位加法器的逻辑电路结构示意图。图(b)(b)、(c)(c)

27、是相应的是相应的CMOSCMOS与与TTLTTL集成电路的型号与引脚图。集成电路的型号与引脚图。超前进位加法器举例：超前进位加法器举例：CT74LS283相加结果读数相加结果读数为为 C3S3S2S1S0 4 位二进制加位二进制加数数 B 输入端输入端 4 位二进制加位二进制加数数 A 输入端输入端低位片进位输入端低位片进位输入端本位和输出端本位和输出端向高位片的向高位片的进位输出进位输出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283逻辑符号逻辑符号用来完成两个二进制数的大小比较的逻辑电路称为数用来完成两个二进制数的大小比较的逻辑电路称为数值

28、比较器，简称比较器。值比较器，简称比较器。一、一、1 1位数值比较器位数值比较器 设设AiBi时时Li1；AiBi时时Gi1；AiBi时时Mi1。得得1 1位数值比较器的真值表。位数值比较器的真值表。4.2.2 4.2.2 数值比较器数值比较器 0 1 00 0 11 0 00 1 00 00 11 01 1Li(Ai Bi)Gi(Ai=Bi)Mi(Ai Bi)Ai Bi逻逻辑辑表表达达式式逻逻辑辑图图iiiiiiiiiiiBAMBABAGBAL Ai Bi 1 1 MiGi Li&1&Ai Bi 1 1&Mi Gi Li&逻逻辑辑表表达达式式逻逻辑辑图图iiiiiiiiiiiBAMBABAG

29、BALiiiiiiiiiiiiiiiiiiiBAMBABABABABABAGBAL用与非门和反相器实现，且输出取反，有：用与非门和反相器实现，且输出取反，有：二、二、4 4位数值比较器位数值比较器4 4 位数值比较器位数值比较器,要比较的是两个要比较的是两个4 4 位二进制数位二进制数A=AA=A3 3 A A2 2A A1 1A A0 0、B=BB=B3 3B B2 2B B1 1B B0 0 。比较结果用。比较结果用L L、G G、M M 表示，且表示，且A A B B 时时L=1,AL=1,AB B时时G=1G=1，A AB B时时M=1M=1。1 1、输入输出之间因果关系分析、输入输出

30、之间因果关系分析 从最高位开始比较，依次逐位进行，直到比较出结果为止。从最高位开始比较，依次逐位进行，直到比较出结果为止。若若A A3 3B B3 3，则，则A AB B，L=1 L=1、G=M=0G=M=0。当当A A3 3=B=B3 3即即G G3 3=1=1时时,若若A A2 2B B2 2，则，则A AB B，L=1 L=1、G=M=0G=M=0。当当A A3 3=B=B3 3、A A2 2=B=B2 2即即G G3 3=G=G2 2=1=1时时,若若A A1 1B B1 1，则，则A AB B，L=1 L=1、G=M=0G=M=0。当当A A3 3=B=B3 3、A A2 2=B=B

31、2 2、A A1 1=B=B1 1即即G G3 3=G=G2 2=G=G1 1=1=1时时,若若A A0 0B B0 0，则，则A AB B，L=1 L=1、G=M=0G=M=0。对对A AB B即即L=1L=1，上述四种情况是或的逻辑关系。，上述四种情况是或的逻辑关系。只有当只有当A A3 3=B=B3 3、A A2 2=B=B2 2、A A1 1=B=B1 1、A A0 0=B=B0 0即即G G3 3=G=G2 2=G=G1 1=G=G0 0=1=1时时,才会有才会有A=BA=B即即G=1G=1。显然，对于。显然，对于A=BA=B即即G=1G=1，G G3 3、G G2 2、G G1 1

32、、G G0 0与的逻与的逻辑关系。辑关系。如果如果A A不大于不大于B B也不等于也不等于B B，即，即L=G=0L=G=0时，则时，则A AB B即即M=1M=1。2、逻辑表达式、逻辑表达式 根据上述比较方法和输入输出之间因果关系分析，可以直接根据上述比较方法和输入输出之间因果关系分析，可以直接写出写出L、G、M的逻辑表达式的逻辑表达式GLGLMGGGGGLGGGLGGLGLL01230123123233 比照上述表达式也也可以写出比照上述表达式也也可以写出GMGMLGGGGGMGGGMGGMGMM01230123123233 3、逻辑图、逻辑图 变换表达式结果如下，利用变换表达式结果如下，

33、利用1位数值比较器的逻位数值比较器的逻辑图，可画出辑图，可画出4位数值比较器的逻辑图。位数值比较器的逻辑图。GMLGGGGGMGGGMGGMGMM01230123123233)()()(GMLGGGGGMGGGMGGMGMM01230123123233)()()(4 4、集成数值比较器、集成数值比较器 把实现数值比较功能的电路集成在一个芯片上便构成把实现数值比较功能的电路集成在一个芯片上便构成了集成数值比较器。下图是了集成数值比较器。下图是4 4位集成数值比较器的外引位集成数值比较器的外引脚功能端排列图。脚功能端排列图。(a)TTL数值比较器引脚图 16 15 14 13 12 11 10 9

34、74LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB FAB AB A=B A1 VSS(b)CMOS数值比较器引脚图下表是下表是4 4位集成数值比较器的真值表。位集成数值比较器的真值表。例例4.3.8 试用两片试用两片74LS85组成一个组成一个8位数值比较器。位数值比较器。TTL比较器比较器CMOS比较器比较器编码器的主要要求：编码器的主要要求：理解编码的概念。理解编码的概念。掌握常用编码器的类型、逻辑功能和使用方法。掌握常用编码器的类型、逻辑功能和使用方法。4.3编码器和译码器编码器和译码器 4.3.1 4.3.

35、1 编码器编码器 编码编码 用文字、符号或者数字表示特定用文字、符号或者数字表示特定对象的过程都可叫作编码。对象的过程都可叫作编码。实现编码功能的电路实现编码功能的电路 编码器编码器 二进制编码器二进制编码器 二二-十进制编码器十进制编码器 优先编码器优先编码器 编码器编码器(即即Encoder)被编被编信号信号 二进制二进制代码代码 编编码码器器 一、二进制编码器一、二进制编码器 1 1、3 3位二进制编码位二进制编码 输入：八个需要进行编码的信号输入：八个需要进行编码的信号I0I7；输出：；输出：3 3位二进制代码位二进制代码Y0、Y1、Y2。该编码器在任何时刻，只能对一个输入信号进行。该

36、编码器在任何时刻，只能对一个输入信号进行编码，即不允许有两个和两个以上输入信号同时存在，也就是编码，即不允许有两个和两个以上输入信号同时存在，也就是I0、I1、I7是一组互相排斥的变量。是一组互相排斥的变量。真值表真值表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1I0I1I2I3I4I5I6I7Y2 Y1 Y0输出输入逻辑表达式逻辑表达式753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIY753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6

37、I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a)由或门构成(b)由与非门构成111&逻辑图逻辑图2 2、3 3位二进制优先编码器位二进制优先编码器 在优先编码器中允许几个信号同时输入，但是电路只对其中优先级别最高的进行编码，不理睬级别低的信号。即在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1

38、01 0 11 0 00 1 10 1 00 0 10 0 0设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线优先编码器线优先编码器 如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都

39、加上反相器就可以得到集成优先编码器(教材p164)。3 3、集成、集成3 3位二进制优先编码器位二进制优先编码器集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a)引脚排列图(b)逻辑功能示意图ST为选通输入端，

40、当ST0时允许编码；当ST1时Y2、Y1、Y0和YS、YEX均封锁，编码被禁止。YS为选通输出端，通常接至低位芯片的ST端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX0表示是编码输出；YEX1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器优先级别从015

41、 II递降 Z0 Z1 Z2 Z3 YEX Y0 Y1 Y2 YEX YS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEX YS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0

42、01 0 0 11、8421 BCD码编码器码编码器输输入入10个互斥的数码个互斥的数码输输出出4位二进制代码位二进制代码真真值值表表 二、二十进制编码器二、二十进制编码器 983IIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a)由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b)由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图97531975310763276321765476542IIIIIIIIIIYIIIIIIIIYIIIIIIIIY98III9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2

43、Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD码优先编码器码优先编码器真值表真值表优先级别从 I9至 I0递降逻辑表达式逻辑表达式8993IIIY124683468568789123456789345678956789789902458934589689789

44、234567893456789678978914895896897894567895678967897892IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY89II 逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01&1&1&110线-4线优先编码器 在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的8421 BCD码优先编码器。16 15 1

45、4 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效主要要求：主要要求：理解译码的概念。理解译码的概念。掌握二进制译码器掌握二进制译码器 CT74LS138 的的逻辑功能和逻辑功能和使用方法。使用方法。4.3.2译码器译码器 理解其他常用译码器的逻辑功能和使用方法。理解其他常用译码器的逻辑功能和使用方法。掌握掌握用二进制译码器实现组合逻辑电路用二进制译码器实现组合逻辑电路的的方法。方法。译码器的基本

46、概念译码器的基本概念 译码译码是是编码编码的逆过程。的逆过程。把代码状态的特定含义把代码状态的特定含义“翻翻译译”出来的过程叫做译码。出来的过程叫做译码。实现译码功能的电路实现译码功能的电路 译码器译码器 二进制译码器二进制译码器 二二-十进制译码器十进制译码器 数码显示译码器数码显示译码器 译码器译码器(即即 Decoder)二进制二进制代码代码 与输入代与输入代码对应的码对应的特定信息特定信息 译译码码器器 一、二进制译码器一、二进制译码器 设二进制译码器的输入端为设二进制译码器的输入端为n个，则输出端为个，则输出端为2n个，个，且对应于输入代码的每一种状态，且对应于输入代码的每一种状态，

47、2n个输出中只有一个输出中只有一个为个为1（或为（或为0），其余全为），其余全为0（或为（或为1）。）。n 位位二进制二进制代码代码 2n 位位译码译码输出输出二进制二进制译码器译码器 译码输出译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输入译码输出高电平有效译码输出高电平有效译码输出译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入译码输入0000译码输出低电平有效译码输出低电平有效1、3位二进制译码器位二进制译码器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 0

48、0 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑

49、图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列2 2、集成、集成3 3线线8 8线译码器线译码器A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），S1、为选通控制端。当S11、时，译码器处于工作状态;当S10、时，译码器处于禁止状态。07YY2S3S032SS132SS 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 S3 S2 S1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 S3 S2 S1Y0 Y1 Y2 Y3

50、Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a)引脚排列图(b)逻辑功能示意图01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输出输入输入CT74LS138 真值表真值表允许译码器工作允许译码器工作禁止禁止译码译码 Y7 Y0 由输入二进制码由输入二进制码 A2、A1、A0 的取值决定。的取值决定。011111111